半導體存儲器的製作方法

2023-05-06 17:55:51 3

專利名稱：半導體存儲器的製作方法
技術領域：
本發明涉及具有多個存儲單元的半導體存儲器。
背景技術：
當大致區分在處理數字信息的各種電子裝置中使用的存儲器時，能分類為硬碟驅動器、DVD、⑶那樣的需要物理上的動作的記錄裝置、和不需要物理上的動作的使用半導體存儲器的記錄裝置。進而，根據記錄保持方法，能將半導體存儲器分為兩種。具體地說，能分類為當切斷電源時記錄信息丟失的易失性半導體存儲器、和即使切斷電源而記錄信息也被保存的非易失性存儲器。EPROM (Erasable Programmable Read Only Memory :可擦除可編程只讀存儲器) 那樣的非易失性存儲器中，在一個存儲單元中具有一個電荷累積部，將在該電荷累積部中累積有電荷的狀態(未寫入狀態)設為「1」，將在該電荷累積部中累積有電荷、存儲單元的閾值電壓上升的狀態(寫入狀態)設為「0」，由此保存記錄信息。這樣的存儲單元例如具有η型 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor 金屬氧化物半導體場效應電晶體)構造，在MOSFET的柵極氧化膜中，埋入有與其他部分電絕緣的由多晶矽構成的浮置柵極(TO floating Gate，浮置柵極)。該浮置柵極相當於電荷累積部。對這樣的存儲單元的數據寫入、讀出、以及擦除例如通過以下那樣的方法進行。在對浮置柵極寫入數據「0」的情況下，對漏極以及控制柵極施加正電壓，使源極成為接地電壓。由此，在溝道中從源極朝向漏極移動的電子在漏極附近獲得高的動能，成為熱電子，其一部分越過柵極氧化膜被注入到浮置柵極，該熱電子被保持，寫入數據「0」。由於伴隨著電荷注入，浮置柵極變為負電位，所以對於控制柵極在存儲單元中的寫入後的閾值電壓高於寫入前的閾值電壓。因此，在進行讀出的情況下，對控制柵極施加寫入後的閾值電壓和寫入前的閾值電壓的中間的電壓，對漏極施加正電壓，進而使源極成為接地電壓，驅動存儲單元。在進行寫入的情況下，對控制柵極施加比存儲單元的閾值電壓低的電壓，因此在存儲單元中不會流過電流。另一方面，在未進行寫入的情況下，對控制柵極施加比存儲單元的閾值電壓高的電壓，因此在存儲單元中流過電流。在像這樣進行讀出動作的情況下，通過判別在存儲單元中流過或未流過電流，能讀出被寫入到存儲單元中的數據。在對浮置柵極進行記錄了的數據的擦除的情況下，例如，向存儲單元照射紫外線， 使浮置柵極內的電子成為高能量狀態。由此，電子越過柵極氧化膜向襯底以及柵極釋放，因此在浮置柵極內不存在電子，變為數據被擦除的狀態。具有如下構造的EPROM例如在專利文獻1中公開，即，將上述那樣的存儲單元呈矩陣狀地排列，形成一個存儲器陣列，在存儲器陣列內的多個存儲單元的每一個經由位線連接有放大器。現有技術文獻專利文獻專利文獻1 日本特開2008-472M號公報。然而，在上述那樣的EPROM等非易失性半導體存儲器或者易失性半導體存儲器中，位線彼此隔著絕緣體對置，因此在位線間產生了寄生電容。當產生這樣的寄生電容時， 能產生以下這樣的問題。例如，當從具有多個的位線中選擇一個時，該被選擇的位線的電位變化，產生耦合，由此與該被選擇的位線相鄰的位線的電位也變化。在這樣的位線的電位變化的狀態下，當讀出與電位變化了的位線連接的存儲單元的數據時，起因於位線的電位，在存儲單元中會流過電流，難以檢測出僅對應於存儲單元的狀態(閾值電壓)的電流。即，在上述那樣的EPROM等非易失性半導體存儲器或者易失性半導體存儲器中，有時由於位線間的寄生電容導致不能正確地進行數據讀出。作為解決這樣的問題的方法，可以考慮在相鄰的位線之間新設置接地的布線或者被施加有預定的一定電壓的布線，但當新設置這樣的布線時，難以謀求非易失性半導體存儲器或者易失性半導體存儲器的小型化。特別是，在近年那樣的小型化的非易失性半導體存儲器以及易失性半導體存儲器中，在位線間插入新的布線是極其困難的。

發明內容
本發明是鑑於如上情況而做出的，提供了一種通過降低位線間的寄生電容帶來的影響，從而能進行高精度的數據的讀出的半導體存儲器。為了解決上述的問題，本發明的半導體存儲器的特徵在於，具有多個存儲單元； 至少一根字線，與所述多個存儲單元連接；多個第一副位線以及多個第二副位線，和所述字線交叉且與所述多個存儲單元連接；多個選擇器元件，一端連接於所述第一副位線的每一個；至少一根主位線，對所述選擇器元件的每相互鄰接的兩個進行設置且與這兩個選擇器元件的另一端共同連接；至少一根固定電位線，與所述主位線並置，並且與固定電位連接； 以及電壓生成電路，與所述第二副位線連接。根據本發明的半導體存儲器，對一個主位線經由以相互不同的定時進行導通驅動的選擇器元件以及與該選擇器元件的每一個連接的副位線在該副位線的每一個連接有存儲單元，設置有與該主位線並置、並且與固定電位連接的固定電位線。利用這樣的結構，在本發明的半導體存儲器中，能降低位線間的寄生電容帶來的影響，能進行高精度的數據的讀出。


圖1是本實施例的半導體存儲器的概略結構框圖。圖2是用於說明本實施例的半導體存儲器的各存儲塊的概略結構圖。圖3是構成本實施例的半導體存儲器的存儲單元的剖面圖。圖4是本實施例的半導體存儲器的存儲塊的部分放大剖面圖。圖5是用於說明構成本實施例的半導體存儲器的主位線和存儲單元的位置關係的概略結構圖。圖6是用於說明本實施例的半導體存儲器的動作的半導體存儲器的部分的概略結構圖。附圖標記的說明10 半導體存儲器；lla、llb、llc 存儲塊；12 電壓生成電路；13 行解碼器； 14 第一列解碼器；15 第二列解碼器；16 多路復用器；17 第三列解碼器；18 放大器；20 存儲器陣列；21 漏極選擇器組；22 源極選擇器組；30 α_υ、· · ·、30 (η (s_0)存儲單元；MBL1、MBL2、· · ·、MBLp 主位線；SBL1、SBL2、· · ·、SBLs 副位線； GLi、GL2、· · ·、GLq 接地電位線(固定電位線)。
具體實施例方式下面，針對本發明的實施例，一邊參照附圖一邊詳細地進行說明。 實施例首先，一邊參照圖1 圖5，一邊針對本實施例的半導體存儲器的構造進行說明。 圖1是本實施例的半導體存儲器的概略結構框圖。如圖1所示那樣，半導體存儲器10包括三個存儲塊(memory block) 11a、lib、 lie ；電壓生成電路12，對各存儲塊供給共同的預定電壓；行解碼器13、第一列解碼器14、第二列解碼器15以及多路復用器16，與各存儲塊連接；以及第三列解碼器17以及放大器18， 與多路復用器16連接。再有，行解碼器13、第一列解碼器14、第二列解碼器15以及第三列解碼器17作為驅動電路而發揮作用。存儲塊lla、llb、llc相對於各塊經由ρ (ρ > 1的整數)根共同的主位線MB、、 MBL2、· · ·、MBLp與多路復用器16連接。以下，在未指定任一個主位線MB、、MBL2、· · MBLp的情況下，也僅稱為主位線MBL。例如，存儲塊Ila經由連接點T11與主位線MBL1連接， 經由連接點Tlp與主位線MBLp連接。此外，存儲塊lib經由連接點T21與主位線MBL1連接， 經由連接點T2p與主位線MBLp連接。進而，存儲塊Ilc經由連接點T31與主位線MBL1連接， 經由連接點Ip與主位線MBLp連接。此外，在主位線MBL彼此之間設置有q根(q> 1的整數)作為固定電位線的接地電位線GLi、GL2、· · · , GLq0以下，在未指定任一個接地電位線GLi、GL2、· · ·、GLq的情況下，也僅稱為接地電位線GL。接地電位線GL的每一個與接地電位Vss連接。在具體的主位線MBL和接地電位線GL的配置關係中，例如，在主位線MBL1和主位線MBL2之間設置有接地電位線GL1，在主位線MBL 和主位線MBLp之間設置有接地電位線GL,。S卩，主位線MBL 和接地電位線GL以夾著彼此的方式交替設置。進而，存儲塊1 la、1 Ib、11 c相對於各塊經由一根共同的電壓供給線VL與電壓生成電路12連接。具體地說，存儲塊Ila經由連接點Tltl、存儲塊lib經由連接點T2tl、存儲塊Ilc 經由連接點T3tl與電壓供給線VL連接。行解碼器13經由字線m^、^^、· · -WLln (η > 1的整數)的每一個與存儲塊Ila連接，經由字線WL21、WL22、· · · WLai的每一個與存儲塊lib連接，經由字線WL31、 WL32> · · -WL3n的每一個與存儲塊Ilc連接。以下，在未指定任一個字線WLn、WL12、· · -WLln, WL21、WL22、· · · m^、字線虯31、虯32、· · .WLai的情況下，也僅稱為字線虯。第一列解碼器14經由漏極選擇器線DSLn、DSL12的每一個與存儲塊Ila連接，經由漏極選擇器線DSL21、DSL22的每一個與存儲塊lib連接，經由漏極選擇器線DSL31、DS『的每一個與存儲塊Ilc連接。以下，在未指定任一個漏極選擇器線DSLn、DSL12, DSL21, DSL22,DSL31^DSL32的情況下，也僅稱為漏極選擇器線DSL。第二列解碼器15經由源極選擇器線SSLn、SSL12的每一個與存儲塊Ila連接，經由源極選擇器線SSL21、SSL22的每一個與存儲塊lib連接，經由源極選擇器線SSL31、SS「2的每一個與存儲塊Ilc連接。以下，在未指定任一個源極選擇器線SSLn、SSL12, SSL21, SSL22, SSL31 > SSL32的情況下，也僅稱為源極選擇器線SSL。第三列解碼器17經由多路復用器元件選擇線ML^ ML2, · · · , MLr (r > 1的整數)的每一個與多路復用器16連接。以下，在未指定任一個多路復用器元件選擇線ML」 ML2, - · ·、Mk的情況下，也僅稱為多路復用器元件選擇線ML。 再有，在上述的半導體存儲器10中，存儲塊1 la、1 lb、1 Ic的數量為三個，但該數量不被限定，能對應於半導體存儲器10的容量適當地進行變更。接下來，一邊參照圖2 —邊對存儲塊lla、llb、llc以及多路復用器16的結構、以及各裝置對存儲塊lla、llb、llc的連接關係詳細地進行說明。圖2是用於說明本實施例的半導體存儲器的各存儲塊的概略結構圖。再有，在圖2中將存儲塊Ila作為代表進行記載， 僅對存儲塊Ila的連接關係進行說明，但針對其他的存儲塊也是同樣的結構。存儲塊Ila包括存儲器陣列20 ；作為選擇電路的漏極選擇器組21，設置在電壓生成電路12和存儲器陣列20之間；以及作為選擇電路的源極選擇器組22，設置在多路復用器16和存儲器陣列20之間。在存儲器陣列20中設置有副位線SBL1、SBL2, · · ·、SBLs、和以與副位線SBL1, SBL2、· · ·、SBLsE交的方式配置的字線WfL11JL12, · · · WLln0在此，定義為副位線SBL1、 SBL2, - · ·、SBLs被設置在列方向，字線WLn、ffL12、· · · WLln被設置在行方向。以下，在未指定任一個副位線SBLp SBL2, · · ·、SBLs的情況下，也僅稱為副位線SBL。此外，在副位線SBL和字線札的各交叉部配置有((S-I) Xn)個存儲單元30 (1-1)、· · · >30 (1_ (,-! >30 (2_o> · · · >30 (2_ (s-0)> · · · >30 (n-D、· · · >30 (n_ (「))，其中該存儲單元具有 η 型 MOSraiXMetal-Oxidelemiconductor Field-Effect Transistor 金屬氧化物半導體場效應電晶體)構造。以下，在未指定任一個存儲單元的情況下，也僅稱為存儲單元30。例如，存儲器陣列20包括九根(s=9)副位線SBL、八根(n=8)字線札、六十四個((s-1) Xn=64)存儲單元30。各數量根據半導體存儲器10的存儲器容量、同時寫入數據的存儲單元30的數量被適當地調整。各存儲單元30的柵極與字線WL11、· · · WLln連接，各存儲單元30的源極和漏極與副位線SBL連接。在本實施例中，例如，存儲單元30 (1_0的柵極與字線WL11連接，漏極與副位線SBL1連接，源極與副位線SBL2連接。此外，存儲單元30σ_2)的柵極與字線WL11連接， 漏極與副位線SBL3連接，源極與副位線SBL2連接。即，在本實施例中，在列方向相鄰的存儲單元30的源極和漏極的朝向反轉。由此，存儲單元30的漏極經由副位線SBL與漏極選擇器組21連接，存儲單元30的源極經由副位線SBL與源極選擇器組22連接。行解碼器13 選擇字線 WfL11、· · 4Lln、字線 WL21、· · · WL2n、字線虯31、· · -WL3n 的任一個，對選擇出的一個字線供給柵極信號。即，在選擇字線WLn、· · ^ffLlnW任一個的情況下，能夠選擇存儲塊Ila內的存儲單元30。例如，在選擇了字線WL11的情況下，對存儲單元30σ_υ、· · ·、30的柵極供給柵極信號(預定的電壓)。再有，在選擇了字線 WL11的情況下，其他存儲塊(存儲塊IlbUlc)的字線不會被選擇。
漏極選擇器組21包括具有η型MOSFET構造的χ個(χ>1的整數)漏極選擇器 218^21 , · · ·、21 。以下，在未指定任一個漏極選擇器21 、21￡12、· · ·、21ειχ的情況下，也僅稱為漏極選擇器21a。漏極選擇器21a經由副位線SBL與存儲單元30的漏極連接。 例如，漏極選擇器21 的漏極經由副位線SBL1與存儲單元30 α_υ、30 (2_υ、· · ·、30 (η_0 的每一個的漏極連接。此外，漏極選擇器21 的漏極經由副位線SBL3與存儲單元30 α_2)、 30 (2_2), · · ·、30(η_^ 的每一個的漏極、以及存儲單元 30(1_3)、30(2_3)、· · ·、30(η_η 的每一個的漏極連接。此外，漏極選擇器21a經由電壓供給線VL與電壓生成電路12連接。例如，漏極選擇器21 的源極經由連接點T41與電壓供給線VL連接，進而經由電源線VL與電壓生成電路12連接。進而，漏極選擇器21 、21&3、· · · 二化^^通過共同的漏極選擇器線05、與第一列解碼器14連接，漏極選擇器21a2、21a4、· · ·、21 通過共同的漏極選擇器線DSL12與第一列解碼器14連接。第一列解碼器14選擇漏極選擇器線DSL11或者漏極選擇器線DSL12的任一個，對選擇出的一個漏極選擇器線供給柵極信號。通過對選擇出的一個漏極選擇器線供給柵極信號，從而向存儲單元30的漏極或者源極供給從電壓生成電路12供給的電壓。例如，當選擇漏極選擇器線DSL11W，漏極選擇器21ai、21a3、· · ·、21a 轉移到導通狀態，經由副位線 SBL^SBI^、· · ·、SBL (s_2)對與副位線SBL^SBLy · · ·、SBL 連接的存儲單元30的漏極或者源極供給預定的電壓。再有，在選擇了漏極選擇器線DSL11的情況下，其他存儲塊(存儲塊IlbUlc)的漏極選擇器線不會被選擇。源極選擇器組22包括具有η型MOSFET構造的y個(y > 1的整數)的源極選擇器22^^2 ^ · · ·、22、。以下，在未指定任一個源極選擇器22 、22￡12、· · ·、22iiy的情況下，也僅稱為源極選擇器22a。源極選擇器2 經由副位線SBL與存儲單元30的源極連接。例如，源極選擇器22 的源極經由副位線SBL2與存儲單元30 α_υ、30 (2_υ、· · ·、 30 的每一個的源極連接，進而也與存儲單元30 α_2)、30 (2_2)、· · ·、30 (η_2)的每一個的源極連接。此外，源極選擇器2 的漏極與主位線MBL連接。更詳細地說，兩個源極選擇器 22a的漏極與共同的主位線MBL連接。例如，源極選擇器22 、22 的漏極經由連接點T11 與主位線MBL1連接，源極選擇器22 、22 的漏極經由連接點T12與主位線MBL2連接，源極選擇器2 (1_y),22ay的漏極經由連接點Tlp與主位線MBLp連接。進而，源極選擇器22 、 22a3> · · ·、2Μ^υ通過共同的源極選擇器線SSL11與第二列解碼器15連接，源極選擇器 22 、22 、· · ·、22 通過共同的源極選擇器線SSL12與第二列解碼器15連接。 第二列解碼器15選擇源極選擇器線SSL11或者源極選擇器線SSL12的任一個，對選擇出的一個源極選擇器線供給柵極信號。通過對被選擇出的一個源極選擇器線供給柵極信號，從而對應於存儲單元30的狀態而流過的電流經由主位線MBL被供給到多路復用器16。 例如，當選擇源極選擇器線SSL11時，源極選擇器22 、2加3、· · · ,22a ^1)轉移到導通狀態，對應於經由主位線MBL、通過行解碼器13以及第一列解碼器14選擇出的存儲單元30的狀態而產生的電流經由主位線MBLi、MBL2、· · · MBLp被供給到多路復用器16。再有，在選擇了源極選擇器線SSL11的情況下，其他存儲塊(存儲塊IlbUlc)的源極選擇器線不會被選擇。 多路復用器16包括具有η型MOSFET構造的ζ個(ζ > 1的整數)多路復用器元件16 、16￡12、· · ·、16ειζ。以下，在未指定任一個多路復用器元件16 、16ει2、· · .、16az的情況下，也僅稱為多路復用器元件16a。多路復用器元件16a的每一個經由主位線MBL與源極選擇器2 連接。例如，多路復用器元件16 的源極經由主位線MBL1以及連接點T11 與源極選擇器22 、22 的漏極連接，多路復用器元件16 的源極經由主位線MBL2以及連接點T12與源極選擇器22 、22 的漏極連接。此外，多路復用器元件16a的每一個經由連接點T5tl與放大器18連接。進而，多路復用器元件16a的每一個經由多路復用器元件選擇線ML」ML2、· · ·、ML,與第三列解碼器17連接。第三列解碼器17選擇多路復用器元件選擇線ML^ ML2、· · ·、MLr的任一個，對選擇出的一個多路復用器元件選擇線ML供給柵極信號。通過對被選擇出的一個多路復用器元件選擇線ML供給柵極信號，從而選擇多路復用器元件16 、16 、· · ·、16~的任一個， 進行導通驅動，經由主位線MBL1 MBLP供給的電流的任一個被供給到放大器。例如，當選擇多路復用器元件選擇線ML1時，多路復用器元件16 轉移到導通狀態，對應於通過行解碼器13、第一列解碼器14、第二列解碼器15選擇的存儲單元30的狀態而產生的電流經由主位線MBL1被供給到多路復用器16。放大器18與多路復用器元件16a的漏極連接。當對應於通過行解碼器13、第一列解碼器14、第二列解碼器15選擇的存儲單元30的狀態而產生的電流經由多路復用器16 被供給到放大器18時，放大器18對應於該供給的電流量對記錄到存儲單元30中的數據進行判別。具體地說，放大器18在供給的電流值為不足預定值的情況下，將記錄到存儲單元 30中的數據判定為「0」，在供給的電流值為預定值以上的情況下，將記錄到存儲單元30中的數據判定為「1」。如圖1以及圖2所示那樣，主位線MBL以及接地電位線GL交替配置。此外，由於主位線MBL以及接地電位線GL被埋入在絕緣層內，所以在主位線MBL和接地電位線GL之間會產生寄生電容。例如，在主位線MBL1和接地電位線GL1之間會產生寄生電容Cl，在主位線MBL2和接地電位線GL1之間會產生寄生電容C2。再有，將與源極選擇器2 連接的副位線SBL2、SBL4, · · ·、SBL 的每一個還定義為第一副位線，將與漏極選擇器21a連接的副位線SBLp SBL3、· · ·、SBLs的每一個還定義為第二副位線。接下來，一邊參照圖3 —邊針對構成半導體存儲器10的存儲單元30的構造、以及對存儲單元30的數據的寫入、讀出、擦除的原理進行說明。圖3是構成本實施例的半導體存儲器的存儲單元的剖面圖。如圖3所示那樣，存儲單元30具有如下構造，即，在ρ型矽襯底41的上表面層疊有由SiO2構成的第一柵極氧化膜42、由多晶矽構成的浮置柵極43、由SiA構成的第二柵極氧化膜44、以及由多晶矽構成的控制柵極45。在矽襯底41的表面上的夾著第一柵極氧化膜42的位置形成有高濃度地含有η型雜質的源極區域46以及漏極區域47。第一柵極氧化膜42正下的矽襯底41的表面區域是在η型MOSFET的動作時形成有電流路徑的溝道區域48。以包圍源極區域46、漏極區域47以及溝道區域48的方式將元件分離氧化層49設置在矽襯底41的內部。接下來，針對對這樣的構造的存儲單元30的數據的寫入、讀出、擦除動作進行說明。首先，在對存儲單元30寫入數據的情況下，對控制柵極電極45施加正電壓(例如，+ 12V),也對漏極區域47施加正電壓(例如，+ 6V)，使源極區域46以及矽襯底41為接地電位(0V)。由此，在溝道區域48中從源極區域46朝向漏極區域47移動的電子在漏極區域47 的附近獲得高的動能，成為熱電子。而且，該熱電子的一部分越過第一柵極氧化膜42被注入到浮置柵極43。當進行這樣的數據的寫入時，通過注入電子的負電荷使浮置柵極43成為負電位，因此對於控制柵極45在存儲單元30的數據寫入後的閾值電壓Vtmi高於存儲單元 30的初始閾值電壓V·。這樣的閾值電壓Vtmi高於閾值電壓Vtmci的狀態為數據被記錄到存儲單元30中的狀態。接下來，在對記錄到存儲單元30中的數據進行讀出的情況下，對控制柵極施加上述的閾值電壓Vtmi和閾值電壓Vtmci之間的電壓，通過存儲單元30的導通狀態或者截止狀態， 判定在存儲單元30中是否記錄有數據。即，由於在寫入有數據的存儲單元30中閾值電壓 Vtmi高於閾值電壓Vtmci (Vtmi > V·)，所以即使對控制柵極45施加閾值電壓Vtmi和閾值電壓 Vtmo之間的電壓，存儲單元30也保持截止狀態，不會在存儲單元30中流過電流。另一方面， 由於在未寫入有數據的存儲單元30中閾值電壓Vtmi與閾值電壓Vtmci相等(Vtmi = V·)，所以當對控制柵極施加閾值電壓Vtmi和閾值電壓Vtmci之間的電壓時，存儲單元30轉移到導通狀態，會在存儲單元30中流過電流。通過這樣的讀出動作，能讀出在存儲單元30中是否記錄有數據。例如，對柵極電極53施加正電壓(+ 5V)，也對漏極區域47施加正電壓(+ 1. 5V), 使源極區域46以及矽襯底41為接地電位(0V)，進行讀出。接下來，在對記錄到存儲單元30中的數據進行擦除的情況下，通過對存儲單元30 照射紫外線，從而使浮置柵極43內的電子成為高能量狀態。由此，浮置柵極43內的電子越過第一柵極氧化膜42或者第二柵極氧化膜44向矽襯底41和控制柵極45釋放，閾值電壓 Vtmi返回至初始狀態，即，閾值電壓Vtmi與閾值電壓Vtmci相等(Vtmi = V·)。在該情況下，全部的存儲單元30的數據被一併擦除。再有，在本實施例中，存儲單元30具有浮置柵極43，通過在浮置柵極43累積電荷使存儲單元30的閾值電壓變化，但不限定於上述那樣的構造，能夠使用能使閾值電壓變化的各種存儲單元。接下來，針對主位線MBL、副位線SBL、以及存儲單元30的位置關係一邊參照圖4 以及圖5 —邊詳細地進行說明。圖4是本實施例的半導體存儲器的存儲塊的部分放大剖面圖，圖5是用於說明構成本實施例的半導體存儲器的主位線和存儲單元的位置關係的概略結構圖。如圖4所示那樣，存儲單元30的每一個的源極區域46以及漏極區域47經由貫通第一層間絕緣層51的接觸布線52，與在第一層間絕緣層51上形成的副位線SBL連接。副位線SBL被第二層間絕緣層53覆蓋。在第二層間絕緣層53上設置有主位線MBL以及接地電位線GL，主位線MBL以及接地電位線GL被第三層間絕緣層M覆蓋。再有，控制柵極45 經由貫通第一層間絕緣層51的柵極用的接觸布線(未圖示)，與在第一層間絕緣層51上形成的字線WL連接。從圖4以及圖5可知，主位線MBL以及接地電位線GL形成在兩根副位線SBL以及被該兩根副位線SBL包圍的存儲單元30的正上方。作為具體的例子，主位線MBL1形成在存儲單元30 α-υ以及以夾著存儲單元30 的方式設置的副位線SBLpSBL2的正上方。此夕卜，接地電位線GL1形成在存儲單元30 (1_3)以及以夾著存儲單元30 (1_3)的方式設置的副位線SBL3、SBL4的正上方。即，在從第三層間絕緣層M朝向矽襯底41對存儲單元30進行目視的情況下，主位線MBL1與存儲單元30 α_υ以及副位線SBLpSBL2重合(重疊)，接地電位線 GL1與存儲單元30 α-3)以及副位線SBL3、SBL4重合(重疊)。此外，主位線MBL1隔著第一層間絕緣層51以及第二層間絕緣層53與存儲單元30σ_υ對置，隔著第二層間絕緣層53與副位線SBLp SBL2對置。進而此外，接地電位線GL1隔著第一層間絕緣層51以及第二層間絕緣層53與存儲單元30 對置，隔著第二層間絕緣層53與副位線SBL3、SBL4對置。在此，主位線MBL和接地電位線GL的寬度相等，均為寬度W1。此外，主位線MBL以及接地電位線GL 的寬度Wl比副位線SBL的寬度W2寬，例如是寬度W2的約3倍的長度。進而，主位線MBL以及接地電位線GL的寬度Wl比存儲單元30的形成區域的寬度W3寬，例如是寬度W3的約2 倍的長度。即，主位線MBL以及接地電位線GL在構成半導體存儲器10的布線以及元件中尺寸特別大，在半導體存儲器10中的佔有面積大。此外，如圖5所示那樣，副位線SBL2、SBL4經由源極選擇器22 、22 以及連接點 T11與共同的主位線MBL1連接。根據這樣的結構，在存儲單元30 (1-1)、30 (1_2)λ30 (1_3)Λ30 (1-4) 的任一個被導通驅動時，在主位線MBL1中流過電流。即，主位線MBL1作為四個存儲單元30 α-υ、30(1_2)、30σ_3)、30α-4)共同的主位線而發揮作用。此外，主位線MBL1經由以相互不同的定時進行導通驅動的源極選擇器22 、22 與副位線SBL2、SBL4連接，因此在副位線SBL2、 SBL4中流過的電流不會以相同的定時被供給到主位線MBL115像這樣，通過將兩根副位線SBL與一根共同的主位線MBL連接，從而與現有那樣的在一根副位線SBL連接有一根主位線MBL的情況進行比較，能使主位線MBL成為半數。而且，在本實施例中，將不作為主位線MBL使用的布線與接地電位Vss連接，並作為接地電位線GL來使用。由此，主位線MBL1和位於主位線MBL1的正下方的存儲單元30 的配置關係，與接地電位線GL1和位於接地電位線GL1的正下方的存儲單元30(㈣的配置關係是相同的。在此，配置關係是設置有主位線MBL的位置相對於設置有存儲單元30的位置的關係、 設置有接地電位線GL的位置相對於設置有存儲單元30的位置的關係。再有，其他主位線 MBL以及存儲單元30的配置關係、和其他主位線MBL以及接地電位線GL的配置關係也是同樣的。此外，與接地電位Vss連接的接地電位線GL位於相鄰的主位線MBL彼此之間。禾Ij 用這樣的結構，即使在主位線MBL和接地電位線GL之間產生寄生電容，接地電位線GL的電位也總是一定的，在接地電位線GL不會產生耦合導致的電位變動。此外，由於在接地電位線GL不會產生耦合導致的電位變動，所以即使在一個主位線MBL中流過電流的情況下，在其他的主位線MBL中也不會產生電位變動。由此，能降低主位線MBL間的寄生電容帶來的影響，能進行高精度的數據的讀出。再有，在本實施例中，將位於主位線MBL間的布線與接地電位連接使之成為固定電位，但固定電位並不限定於接地電位。由於即使在這樣的情況下，在位於主位線MBL間的布線中也不會產生耦合導致的電位變動，所以能降低主位線MBL間的寄生電容帶來的影響，能進行高精度的數據的讀出。此外，不需要使位於主位線MBL間的布線全部為相同的電位，各布線與各自的固定電位連接也可。接下來，一邊參照圖2以及圖6 —邊對本實施例的半導體存儲器10中的數據的讀出動作進行說明。圖6是用於說明本實施例的半導體存儲器10中的數據的讀出動作的半導體存儲器10的部分的概略結構圖。再有，在以下的動作說明中，假定選擇字線WLn、讀出記錄到存儲單元30 σ_υ、30 (1_3)中的數據的情況。進而，在存儲單元30 中記錄有數據
10「 1 」，在存儲單元30 (1_3)中記錄有數據「0」。在讀出記錄到存儲單元30σ_υ中的數據的情況下，經由字線WL11對存儲單元30σ_υ 的控制柵極45施加預定的柵極電壓。在此，預定的柵極電壓具有存儲單元30的初始狀態 (非寫入狀態)中的閾值電壓V·、和在存儲單元30中寫入有數據「0」的狀態中的閾值電壓 Vtmi之間的電壓值。接下來，經由漏極選擇器線DSL11對漏極選擇器21 的柵極供給柵極電壓，對漏極選擇器21 進行導通驅動，對存儲單元30 α_υ的漏極區域47施加在電壓生成電路12中生成的預定電壓。接著，經由源極選擇器線SSL11對源極選擇器22 的柵極供給柵極電壓，對源極選擇器22 進行導通驅動。進而，經由多路復用器元件選擇線ML1對多路復用器元件16 的柵極供給柵極電壓，對多路復用器元件16 進行導通驅動。在此，由於在存儲單元30 α-υ中記錄有數據「1」，所以對控制柵極45施加的電壓高於存儲單元30
閾值電壓，電流經由多路復用器16流到放大器18中。放大器18通過檢測該電流，能判別記錄到存儲單元30 中的數據為「1」。在此，即使通過在主位線MBL1中流過電流，使主位線MBL1的電位變動，由於接地電位線GL1與接地電位Vss連接，所以通過耦合，接地電位線GL1的電位也不會變動。在對記錄到存儲單元中的數據進行讀出的情況下，經由字線WL1對存儲單元 30 (1_3)的控制柵極45施加預定的柵極電壓。在此，預定的柵極電壓具有存儲單元30的初始狀態(非寫入狀態)中的閾值電壓V·、和在存儲單元30中寫入有數據「0」的狀態中的閾值電壓Vtmi之間的電壓值。接下來，經由漏極選擇器線DSL12對漏極選擇器21 的柵極供給柵極電壓，對漏極選擇器21 進行導通驅動，對存儲單元30 α…的漏極區域47施加在電壓生成電路12中生成的預定電壓。接著，經由源極選擇器線SSL12對源極選擇器22 的柵極供給柵極電壓，對源極選擇器22 進行導通驅動。進而，經由多路復用器元件選擇線ML1對多路復用器元件16 的柵極供給柵極電壓，對多路復用器元件16 進行導通驅動。在此， 由於在存儲單元30 (μ)中記錄有數據「0」，所以對控制柵極45施加的電壓低於存儲單元30
的閾值電壓，電流不會朝向多路復用器16流去。因此，放大器18不能檢測出電流，而能夠判別記錄到存儲單元30 (μ)中的數據為「0」。再有，在上述的實施例中，半導體存儲器10是非易失性半導體存儲器，但不限定於非易失性半導體存儲器，也可以是易失性半導體存儲器。如以上那樣，根據本發明的半導體存儲器10，對主位線MBL的每一個經由以相互不同的定時進行導通驅動的源極選擇器2 以及與源極選擇器2 的每一個連接的副位線 SBL在副位線SBL的每一個連接有存儲單元30，設置有與主位線MBL並置、並且與接地電位連接的接地電位線GL。利用這樣的結構，在本發明的半導體存儲器10中，能降低位線間的寄生電容帶來的影響，能進行高精度的數據的讀出。
權利要求
1.一種半導體存儲器，其特徵在於，具有 多個存儲單元；至少一根字線，與所述多個存儲單元連接；多個第一副位線以及多個第二副位線，和所述字線交叉且與所述多個存儲單元連接； 多個選擇器元件，一端連接於所述第一副位線的每一個；至少一根主位線，對所述選擇器元件的每相互鄰接的兩個進行設置且與這兩個選擇器元件的另一端共同連接；至少一根固定電位線，與所述主位線並置，並且與固定電位連接；以及電壓生成電路，與所述第二副位線連接。
2.根據權利要求1所述的半導體存儲器，其特徵在於，還具有驅動電路，以不同的定時對所述多個選擇器元件的相互鄰接的兩個進行導通驅動。
3.根據權利要求1或2所述的半導體存儲器，其特徵在於，所述第一副位線以及所述第二副位線設置在第一層間絕緣層上， 所述主位線以及所述固定電位線設置在覆蓋所述第一副位線以及所述第二副位線的第二層間絕緣層上，與所述選擇器元件的相互鄰接的兩個連接的所述第一副位線的一方隔著所述第二層間絕緣層與所述主位線對置。
4.根據權利要求3所述的半導體存儲器，其特徵在於，與多個存儲單元的每一個連接的所述第一副位線以及第二副位線隔著所述第二層間絕緣層與所述主位線對置。
5.根據權利要求3所述的半導體存儲器，其特徵在於，與所述選擇器元件的相互鄰接的兩個連接的所述第一副位線的另一方隔著所述第二層間絕緣層與所述固定電位線對置。
6.根據權利要求2所述的半導體存儲器，其特徵在於，所述主位線以及所述固定電位線交替配置。
7.根據權利要求2所述的半導體存儲器，其特徵在於，所述固定電位線與接地電位連接。
8.根據權利要求2所述的半導體存儲器，其特徵在於，所述主位線的設置位置相對於與所述多個選擇器元件的相互鄰接的兩個的一方連接的所述存儲單元的設置位置的配置關係，和所述固定電位線的設置位置相對於與所述多個選擇器元件的相互鄰接的兩個的另一方連接的所述存儲單元的設置位置的配置關係是相同的。
全文摘要
本發明提供了一種通過降低位線間的寄生電容帶來的影響，從而能進行高精度的數據的讀出的半導體存儲器。對一個主位線經由以相互不同的定時進行導通驅動的選擇器元件以及與該選擇器元件的每一個連接的副位線在該副位線的每一個連接有存儲單元，設置有與該主位線並置並且與固定電位連接的固定電位線。
文檔編號G11C16/24GK102456411SQ20111032028
公開日2012年5月16日 申請日期2011年10月20日 優先權日2010年10月20日
發明者筱田建 申請人:拉碧斯半導體株式會社