工作時鐘信號調整裝置的製作方法

2023-05-06 14:25:41

本發明涉及一種工作時鐘信號調整裝置，尤其涉及一種可依據集成電路的物理特性進行調整的工作時鐘信號調整裝置。

背景技術：

在集成電路中，晶片的最高可執行速度會因為製程參數的變異、工作環境的溫度、工作電壓與電路設計的方式等因素產生不同的變化。為了使晶片可以提升其工作速度，本領域技術有員通過提升其工作時鐘信號的頻率來進行所謂的超頻動作。

在現有的技術領域中，為了可以得知工作時鐘信號的頻率的提升範圍，常利用複雜的系統來針對集成電路的工作環境、工作電壓以及製程參數等物理量來進行量測。並通過這樣的量測結果來得知晶片的最高可執行速度。但這樣的計算方式除了需要複雜的設計外，也未必可以得到最佳的工作時鐘信號的可工作頻率範圍，而常發生集成電路產生當機的現象，或設定過低頻率的工作時鐘信號降低集成電路的效能。

技術實現要素：

本發明提供多種集成電路的工作時鐘信號調整裝置，可依據集成電路的物理狀態進行工作時鐘信號的頻率調整動作。

本發明的工作時鐘信號調整裝置包括控制電路、多數個延遲單元以及檢測結果產生電路。控制電路提供受測時鐘信號以及參考時鐘信號。延遲單元耦接控制電路，延遲單元依序串接。延遲單元接收並針對受測時鐘信號進行延遲並分別產生多個延遲後時鐘信號。檢測結果產生電路耦接控制電路以及延遲單元，依據參考時鐘信號對該些延遲後時鐘信號進行閂鎖動作，並依據該閂鎖動作產生多數個檢測結果。

在本發明的一實施例中，上述的控制電路還依據檢測結果以通過調整集 成電路的該工作時鐘信號。

在本發明的一實施例中，上述的受測時鐘信號在第一時間點由第一準位轉態為第二準位，並在第二時間點由第二準位轉態為第一準位。

在本發明的一實施例中，上述的檢測結果產生電路在第一、二時間點間執行閂鎖動作，並在第二時間點產生檢測結果。

在本發明的一實施例中，上述的檢測結果中等於第一準位的數量與集成電路的工作速度正相關。

在本發明的一實施例中，上述的檢測結果產生電路包括多數個閂鎖器以及輸出級電路。閂鎖器分別接收延遲後時鐘信號並共同接收參考時鐘信號。閂鎖器依據參考時鐘信號分別閂鎖延遲後時鐘信號以產生多個閂鎖結果。輸出級電路耦接閂鎖器，接收閂鎖結果以及受測時鐘信號並在第二時間點依據閂鎖結果分別產生檢測結果。

在本發明的一實施例中，上述的各延遲單元包括多數個串連耦接的反相器。

在本發明的一實施例中，上述的集成電路針對系統時鐘信號進行除頻以產生參考時鐘信號。

在本發明的一實施例中，集成電路為多晶胞晶片。其中，多晶胞晶片包括半導體基底、多數個晶胞以及多數個信號傳輸線組。晶胞排列在半導體基底上，各晶胞與相鄰的晶胞間具有至少一相隔空間。各信號傳輸線組配置在相鄰晶胞間的相隔空間上，並用以進行至少部分相鄰晶胞間的信號傳輸。其中多晶胞晶片是可使用的，且多晶胞晶片通過部分相隔空間進行切割以切斷部分信號傳輸線組，致使多晶胞晶片被分割為多個子晶片，其中切割後的至少部分子晶片仍可使用。

本發明的另一種工作時鐘信號調整裝置，包括時鐘產生電路、多數個延遲單元以及檢測結果產生電路。時鐘產生電路接收參考時鐘信號及調整參數，依據調整參數及參考時鐘信號產生系統時鐘信號。多數個延遲單元耦接時鐘產生電路，且延遲單元依序串接，接收並針對系統時鐘信號進行延遲並分別產生多數個延遲後時鐘信號。檢測結果產生電路耦接延遲單元，依據系統時鐘信號對延遲後時鐘信號進行閂鎖動作，並依據該閂鎖動作產生檢測結果。

本發明的另一種工作時鐘信號調整裝置包括環型震蕩器。環型震蕩器包 括多數個延遲單元並產生該工作時鐘信號。其中，時鐘信號的頻率依據延遲單元所提供的延遲而改變，延遲單元所提供的延遲與集成電路的工作環境參數及製程參數相關連。

在本發明的一實施例中，工作時鐘信號調整裝置還包括頻率比較電路。頻率比較電路耦接環型震蕩器以接收工作時鐘信號，並接收參考時鐘信號，頻率比較電路依據比較參考時鐘信號以及工作時鐘信號以產生比較結果。其中，比較結果用以產生超頻警示信號。

基於上述，本發明通過提供延遲單元來反應集成電路中的電路元件基於其物理特性所產生的工作速度，並通過延遲單元所提供的延遲來得知集成電路所能接受的工作時鐘信號的頻率。如此一來，工作時鐘信號的頻率可以得到較佳的設定值，並提升集成電路的工作效率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合附圖作詳細說明如下。

附圖說明

圖1為本發明一實施例的集成電路的工作時鐘信號調整裝置的示意圖；

圖2為本發明另一實施例的工作時鐘信號調整裝置的示意圖；

圖3為本發明實施例的工作時鐘信號調整裝置的動作波形圖；

圖4為本發明另一實施例的集成電路的工作時鐘信號調整裝置的示意圖；

圖5A及圖5B為工作時鐘信號調整裝置400的工作波形圖；

圖6為本發明另一實施例的集成電路的工作時鐘信號調整裝置的示意圖；

圖7A及圖7B為工作時鐘信號調整裝置600的工作波形圖；

圖8為本發明再一實施例的集成電路的工作時鐘信號調整裝置的示意圖；

圖9為本發明更一實施例的集成電路的工作時鐘信號調整裝置的示意圖；

圖10為本發明一實施例應用工作時鐘信號調整裝置的多晶胞晶片的示意圖。

附圖標記說明：

100、200、400、600、800、900：工作時鐘信號調整裝置；

1000：多晶胞晶片；

110、210、640：控制電路；

121～12N、221～223、421～42N：延遲單元；

410、610：時鐘產生器；

130、230、430、630：檢測結果產生電路；

431～43(N-1)、631～63(N-1)、660：閂鎖器；

SYSCK：系統時鐘信號；

DETCK：受測時鐘信號；

REFCK：參考時鐘信號；

DE1～DEN、DEM：延遲後時鐘信號；

LDE1～LDEN：閂鎖結果；

ALDE：運算結果；

650：邏輯運算電路；

ST1～ST10：取樣時間點；

PARA：調整參數；

DETR：檢測結果；

IV1～IVM：反相器；

DFF1～DFF3：D型正反器；

Rn：重置端；

CK：時鐘端；

D：數據端；

Q：輸出端；

T1、T2：時間點；

LR1～LR3：閂鎖結果；

231：電路；

232、440：輸出級電路；

810、910：環型震蕩器；

OCK：工作時鐘信號；

920：頻率比較電路；

ALRM：超頻警示信號；

CELL：晶胞；

SUB：半導體基板；

PAD：焊墊；

OCI：信號傳輸線組。

具體實施方式

以下請參照圖1，圖1為本發明一實施例的集成電路的工作時鐘信號調整裝置的示意圖。工作時鐘信號調整裝置100設置在集成電路上。工作時鐘信號調整裝置100包括控制電路110、延遲單元121～12N以及檢測結果產生電路130。控制電路110接收系統時鐘信號SYSCK並提供受測時鐘信號DETCK以及參考時鐘信號REFCK。延遲單元121～12N依序串接，且延遲單元121耦接至控制電路110以接收受測時鐘信號DETCK。延遲單元121～12N針對受測時鐘信號DETCK進行延遲並分別產生多數個延遲後時鐘信號DE1～DEN。檢測結果產生電路130則耦接控制電路110以及延遲單元121～12N，並依據參考時鐘信號REFCK對延遲後時鐘信號DE1～DEN進行閂鎖動作，檢測結果產生電路130且依據上述的閂鎖動作產生多數個檢測結果DETR。

在動作細節方面，控制電路110可依據系統時鐘信號SYSCK來產生受測時鐘信號DETCK以及參考時鐘信號REFCK。在本發明一實施例中，系統時鐘信號SYSCK可以是標準的時鐘信號，其頻率並不隨著集成電路的物理特性以及環境因素而產生變化。接著，受測時鐘信號DETCK被傳送至第一級的延遲單元121，第一級的延遲單元121針對受測時鐘信號DETCK進行延遲，並產生延遲後時鐘信號DE1。第一級的延遲單元121將延遲後時鐘信號DE1輸出，且傳送至下一級的延遲單元122，延遲單元122則針對延遲後時鐘信號DE1進行延遲以產生延遲後時鐘信號DE2。如此一來，N級的延遲單元121～12N可分別產生N個延遲後時鐘信號DE1～DEN。

值得注意的是，延遲單元121～12N是設置在集成電路上，並通過集成電路上的電路元件來建構的。也就是說，集成電路的物理特性以及隨環境參數 的變異會反應在延遲單元121～12N上。具體來說，集成電路的工作速率可有效的反應在延遲單元121～12N所提供的延遲上。

在另一方面，延遲後時鐘信號DE1～DEN可被傳送至檢測結果產生電路130中。其中，檢測結果產生電路130會依據參考時鐘信號REFCK來對延遲後時鐘信號DE1～DEN在固定的時間店上進行閂鎖動作，並通過這個閂鎖的結果，來獲知延遲後時鐘信號DE1～DEN間的相位差的狀態。通過延遲後時鐘信號DE1～DEN間的相位差狀態，檢測結果產生電路130可以獲得延遲單元121～12N中所提供的延遲量的大小，也就是集成電路此時的工作速度的相關信息，而這個工作速度的相關信息可通過檢測結果產生電路130所產生的多個檢測結果DETR來呈現。也因此，檢測結果DETR可以作為調整工作時鐘信號頻率的依據。

以下請參照圖2，圖2為本發明另一實施例的工作時鐘信號調整裝置的示意圖。工作時鐘信號調整裝置200設置在集成電路上。工作時鐘信號調整裝置200包括控制電路210、延遲單元221～223以及檢測結果產生電路230。控制電路210接收系統時鐘信號SYSCK並提供受測時鐘信號DETCK以及參考時鐘信號REFCK。延遲單元221～22N依序串接，且延遲單元221耦接至控制電路210以接收受測時鐘信號DETCK。

在本發明實施例中，各延遲單元221～223可以包括多個串接的反相器，以延遲單元221為範例，延遲單元221中包括M個串接的反相器IV1～IVM。檢測結果產生電路230包括由多個閂鎖器所組成的電路231以及輸出級電路232。電路231中的閂鎖器為D型正反器DFF1～DFF3。當然，D型正反器DFF1～DFF3也可利用集成電路中其它具有數據閂鎖能力的電路元件來取代。而在圖2的實施例中，D型正反器DFF1～DFF3的數據端D分別接收延遲後時鐘信號DE1～DE3，其時鐘端CK則共同接收參考時鐘信號REFCK，重置端Rn共同接收受測時鐘信號DETCK，且其輸出端Q分別產生閂鎖結果LR1～LR3。

在另一方面，輸出級電路232則接收閂鎖結果LR1～LR3以及受測時鐘信號DETCK，並依據受測時鐘信號DETCK來取樣閂鎖結果LR1～LR3以產生檢測結果DETR。

關於工作時鐘信號調整裝置200的動作細節，請同步參照圖2以及圖3， 圖3為本發明實施例的工作時鐘信號調整裝置的動作波形圖。其中，控制電路110可針對系統時鐘信號SYSCK的頻率除以2以獲得時鐘信號SYSCKD2，再通過針對系統時鐘信號SYSCK以及時鐘信號SYSCKD2進行邏輯運算來產生受測時鐘信號DETCK以及參考時鐘信號REFCK。其中，在本實施例中，受測時鐘信號DETCK的頻率可以與時鐘信號SYSCKD2相同，而參考時鐘信號REFCK的上升沿可以與受測時鐘信號DETCK的上升沿切齊。

另外，受測時鐘信號DETCK被傳送至延遲單元221，而延遲單元221～223則依序延遲受測時鐘信號DETCK以產生延遲後時鐘信號DE1～DE3。受測時鐘信號DETCK在時間點T1由第一準位(例如低邏輯準位)轉態為第二準位(例如高邏輯準位)，並在時間點T2由第二準位轉態為第一準位。而D型正反器DFF1～DFF3在時間點T1後因為重置端Rn所接收的受測時鐘信號DETCK轉態為高邏輯準位而開始動作，並在時間點T1及T2間，依據參考時鐘信號REFCK的下降沿來執行閂鎖延遲後時鐘信號DE1～DE3的閂鎖動作，並藉以產生閂鎖結果LR1～LR3。

在本發明實施例中，輸出級電路232接收時間點T1、T2間所產生的閂鎖結果LR1～LR3，並在時間點T2將閂鎖結果LR1～LR3輸出以作為檢測結果DETR。在本實施例中，檢測結果DETR為多個比特的信號，並且，檢測結果DETR的比特數可以與D型正反器DFF1～DFF3的數量相同，而在本發明一實施例中，延遲單元221～223的數量也可以與D型正反器DFF1～DFF3的數量相同。

由圖2、圖3的實施例可以得知，依據檢測結果DETR可以得知集成電路的可執行速度的狀態。其中，檢測結果DETR中包括多個比特，且各比特可以是邏輯準位「0」或「1」。而在本實施例中，檢測結果DETR中為邏輯準位「0」的比特越多表示集成電路的可執行速度較慢，而檢測結果DETR中為邏輯準位「1」的比特越多表示集成電路的可執行速度較快。簡單來說，檢測結果DETR中為邏輯準位「1」的比特的數量與集成電路的可執行速度是正相關的。

附帶一提的，在實際的應用上，可以依據檢測結果DETR中所可能產生等於邏輯準位「1」的比特的數量進行分級，並通過實際測出的檢測結果DETR所屬的等級來對應調整集成電路的工作時鐘信號的頻率，使集成電路可以在使用合適的工作時鐘信號的頻率以進行工作。

在此請特別注意，在本發明的另一實施例中，控制電路210所接收的系統時鐘信號SYSCK可以是集成電路中正在使用的時鐘信號。也就是說，系統時鐘信號SYSCK是已通過集成電路上的電路元件進行調整(例如除頻)的時鐘信號，其頻率信息已與集成電路的物理特性相關連。在這樣的條件下，控制電路210所產生的參考時鐘信號REFCK的頻率信息也與集成電路的物理特性相關連。如此一來，工作時鐘信號調整裝置200所檢測出的檢測結果DETR可以代表為集成電路可執行速度與系統時鐘信號SYSCK的頻率間的關係，其中當檢測結果DETR中比特「0」的個數越多表示系統時鐘信號SYSCK的頻率相對於集成電路的可工作速度過快，而當檢測結果DETR中比特「0」的個數越少表示系統時鐘信號SYSCK的頻率相對於集成電路的可工作速度過慢。

附帶一提的，上述的實施例中，所產生的檢測結果DETR的比特可以較少。

以下請參照圖4，圖4為本發明另一實施例的集成電路的工作時鐘信號調整裝置的示意圖。工作時鐘信號調整裝置400包括時鐘產生器410、延遲單元421～42N以及檢測結果產生電路430。時鐘產生器410接收參考時鐘信號REFCK以及調整參數PARA，並依據調整參數PARA來對參考時鐘信號REFCK進行處理(例如倍頻)來產生系統時鐘信號SYSCK。系統時鐘信號SYSCK可傳送至依序串接的延遲單元421～42N，延遲單元421～42N並依序延遲系統時鐘信號SYSCK來產生多個延遲後時鐘信號DE1～DEM。檢測結果產生電路430包括閂鎖器431～43(N-1)以及輸出級電路440。閂鎖器431～43(N-1)分別接收延遲後時鐘信號DE1～DEM，並依據系統時鐘信號SYSCK對所接收的延遲後時鐘信號DE1～DEM進行閂鎖動作。

輸出級電路440可針對閂鎖器431～43(N-1)所閂鎖到的數據進行邏輯運算。例如，輸出級電路440可以是具有多個輸入的或閘。且閂鎖器431～43(N-1)是在系統時鐘信號SYSCK的上升沿時閂鎖數據時，在當輸出級電路440所接收的閂鎖器431～43(N-1)所閂鎖到的數據均為邏輯低準位「0」時，表示延遲單元421～42N所產生的總延遲量不超過系統時鐘信號SYSCK的半個周期，也表示目前的工作速度是正常的。相對的。在當輸出級電路440所接收的閂鎖器431～43(N-1)所閂鎖到的數據至少部分為邏輯高準位「1」時，表示延遲單 元421～42N所產生的總延遲量過大，且工作速度不正常，系統時鐘信號SYSCK的頻率需要進行適度的調整。

請參見圖5A及圖5B為工作時鐘信號調整裝置400的工作波形圖。在圖5A中，在連續的取樣時間點ST1～ST6依據系統時鐘信號SYSCK的上升沿延遲針對後時鐘信號DE1～DEM進行取樣的結果都是「0」，表示系統時鐘信號SYSCK的頻率可以提供集成電路正常的運作。相對的，在圖5B中，在取樣時間點ST7～ST10依據系統時鐘信號SYSCK的上升沿針對延遲後時鐘信號DE1～DEM進行取樣的結果中，針對延遲後時鐘信號DEM的取樣結果為「1」，表示系統時鐘信號SYSCK的需要被調整，方能使集成電路正常的運作。

在本發明一實施例中，上述的參考時鐘信號REFCK以及調整參數PARA，可以由工作時鐘信號調整裝置的400外的電路來提供，另外，時鐘產生器410可以是一個鎖相迴路電路。

以下請參照圖6，圖6為本發明另一實施例的集成電路的工作時鐘信號調整裝置的示意圖。工作時鐘信號調整裝置600包括時鐘產生器610、控制電路640、延遲單元621～62N以及檢測結果產生電路630。在檢測結果產生電路630中則包括閂鎖器631～63(N-1)及660以及邏輯運算電路650。

在本實施例中，時鐘產生器610接收參考時鐘信號REFCK並依據控制器640所提供的控制信號來產生系統時鐘信號SYSCK。系統時鐘信號SYSCK被提供至依序串接的延遲單元621～62N，並產生延遲後時鐘信號DE1～DEM。閂鎖器631～63(N-1)則針對延遲後時鐘信號DE1～DEM以依據系統時鐘信號SYSCK來進行數據的閂鎖動作，並產生多個閂鎖結果LDE1～LDEN。

邏輯運算電路650可接收閂鎖器631～63(N-1)的閂鎖結果，並進行邏輯運算。在本實施例中，邏輯運算電路650可以是一個具有多輸入端的及閘。在當閂鎖器631～63(N-1)的閂鎖結果皆為「1」時，邏輯運算電路650產生等於「1」的運算結果ALDE。相對的，在當閂鎖器631～63(N-1)的閂鎖結果部分為「0」時，邏輯運算電路650產生等於「0」的運算結果ALDE。

另外，閂鎖器660接收運算結果ALDE並依據系統時鐘信號SYSCK來進行運算結果ALDE的數據閂鎖動作，並產生檢測結果DETR。值得注意的，閂鎖器660可依據系統時鐘信號SYSCK的下降沿來進行數據閂鎖動作，而閂鎖器631～63(N-1)則是依據系統時鐘信號SYSCK的上升沿來進行數據閂鎖 動作。

在本實施例中，當閂鎖器660產生等於「1」的檢測結果DETR時表示系統時鐘信號SYSCK的正常不需要調整。相對的，當閂鎖器660產生等於「0」的檢測結果DETR時，表示系統時鐘信號SYSCK的需要調整。也就是說，控制電路640可以依據檢測結果DETR來控制時鐘產生器610，以使時鐘產生器610進行系統時鐘信號SYSCK的頻率調整動作。

請參見圖7A及圖7B為工作時鐘信號調整裝置600的工作波形圖。在圖7A中，在連續的取樣時間點ST1～ST4，閂鎖器660依據系統時鐘信號SYSCK的下降沿都取樣到等於「1」的運算結果ALDE，也因此，工作時鐘信號調整裝置600的檢測結果DETR皆等於「1」，表示系統時鐘信號SYSCK不需要進行頻率調整。相對的，在圖7B中，在連續的取樣時間點ST1～ST4，閂鎖器660依據系統時鐘信號SYSCK的下降沿都取樣到等於「0」的運算結果ALDE，也因此，工作時鐘信號調整裝置600的檢測結果DETR皆等於「0」，表示系統時鐘信號SYSCK需要進行頻率調整。

以下請參照圖8，圖8為本發明再一實施例的集成電路的工作時鐘信號調整裝置的示意圖。工作時鐘信號調整裝置800包括環型震蕩器810，其中環型震蕩器810中具有多數個延遲單元所構成，這些延遲單元分別為多個反相器IV1～IVM。環型震蕩器用來產生工作時鐘信號OCK。請特別注意的，工作時鐘信號OCK的頻率依據延遲單元(反相器IV1～IVM)所提供的延遲而改變，且這些延遲單元所提供的延遲與集成電路的工作環境參數及製程參數相關連。因此，工作時鐘信號OCK可有效反應於集成電路的物理狀態而動態的進行頻率上的調變。

以下請參照圖9，圖9為本發明更一實施例的集成電路的工作時鐘信號調整裝置的示意圖。工作時鐘信號調整裝置900包括環型震蕩器910以及頻率比較電路920，其中環型震蕩器910中具有多數個由反相器IV1～IVM的延遲單元所構成。環型震蕩器用來產生工作時鐘信號OCK。請特別注意的，工作時鐘信號OCK的頻率依據延遲單元(反相器IV1～IVM)所提供的延遲而改變，且這些延遲單元所提供的延遲與集成電路的工作環境參數及製程參數相關連。因此，工作時鐘信號OCK可有效反應於集成電路的物理狀態而動態的進行頻率上的調變。

另外，頻率比較電路920耦接環型震蕩器910以接收工作時鐘信號OCK，並接收參考時鐘信號REFCK。頻率比較電路520依據比較參考時鐘信號REFCK以及工作時鐘信號OCK以產生比較結果，此比較結果用以產生超頻警示信號ALRM。在本發明謀些實施例中，超頻警示信號ALRM也可作為調整工作時鐘信號OCK的頻率的依據。舉例來說明，當工作時鐘信號OCK的頻率高於參考時鐘信號REFCK的頻率超過一個預設值時，表示工作時鐘信號OCK的超頻狀太過度嚴重，而需要被調低。

附帶一提的，請參照圖10，圖10為本發明一實施例應用工作時鐘信號調整裝置的多晶胞晶片的示意圖。本發明前述的實施例中所提出的工作時鐘信號調整裝置所應用的集成電路可以為圖10的多晶胞晶片1000。其中，多晶胞晶片1000中包括多個晶胞CELL。晶胞CELL排列在相同的半導體基板SUB上。晶胞CELL與相鄰的晶胞CELL間配置信號傳輸線組OCI，其中的信號傳輸線組OCI用來進行晶胞間的數據傳輸動作。另外，至少部分的晶胞CELL上可具有多個焊墊PAD，其中，晶胞CELL可以通過其焊墊PAD與多晶胞晶片1000外的電子裝置進行數據傳輸的動作。

值得一提的，在本實施例中，多晶胞晶片1000是可使用的，且多晶胞晶片1000通過部分相隔空間進行切割以切斷部分信號傳輸線組OCI，致使多晶胞晶片1000被分割為多個子晶片，其中切割後的部分子晶片仍可使用。

綜上所述，本發明通過提供多個延遲單元來作為集成電路工作速度的檢測依據，並藉此得知適合於集成電路的工作時鐘信號的頻率的較佳設定值，以有效設定所需的工作時鐘信號的頻率，提升集成電路的工作效能。

最後應說明的是：以上各實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述各實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的範圍。