溝槽結勢壘可控肖特基二極體的製作方法

2023-05-06 05:37:46

專利名稱：溝槽結勢壘可控肖特基二極體的製作方法
技術領域：
本發明涉及一種半導體功率裝置，特別是指一種改良且新穎的製造方法 與器件結構，以提供一具有屏蔽溝槽柵極的MOSFET裝置，其單元提供肖特 基源極接觸，以改善高頻率功率開關、半橋式電路與同步整流應用的性能。
2, 相關技術的描述
隨著肖特基二極體(Schottky diode)的應用越來越廣泛，特別是在減少 功率消耗與增加開關速度上，因此改善器件結構與製作過程，以減少生產肖 特基整流器件的成本就變得相當重要。其中一特別重要的考慮是，減少被肖 特基二極體佔據的半導體襯底上的表面區域。減少利用肖特基二極體的表面 區域是減少製造成本的關鍵，並且可最小化電子器件的尺寸與形狀，以達到 增強的可攜式性與功能性。然而，為了達到上述表面利用的目標，且同時維 持電流傳導區域，肖特基二極體有時會通過在溝槽(trench)中填充勢壘材料 來實現。該溝槽肖特基二極體結構中，由於溝槽角落具有尖銳邊緣，故非常 容易被擊穿，因此導致了另一項技術難題。為了解決這項難題，圓弧型的溝 槽底是必要的，但是如此會造成生產成本的增加。正因為這些原因，本領域 的普通技術人員所設計及製造的包含肖特基二極體的器件仍然面臨著技術上 的困境及限制，因而無法輕易達成降低生產成本的目的。
在許多應用上，肖特基二極體已經被用來取代PN二極體。在正向傳導模 式中，肖特基二極體的低正向下降(drop)可降低器件的功率消耗。肖特基 是通過多數載流子傳導的，所以在器件的開關特性上，不會發生少數載流子的電荷儲存效應。因此，在許多的功率應用中，肖特基二極體是較PN結二極 管顯得更優異。圖1A顯示了一典型的肖特基二極體的結構，其中肖特基勢壘 金屬是與n型矽接觸的。P+結是位於勢壘金屬接觸區域的邊緣，以消除器件 的提前擊穿。二極體的正向電壓是直接正比於肖特基勢壘金屬的高度的。因 此，需要使用具有低肖特基勢壘金屬的二極體，以減少二極體的傳導損失。 然而，在反向阻斷模式(reverse blocking mode)中，肖特基二極體的漏電流 也是由肖特基勢壘層的高度決定的。二極體在反向阻斷運行時，低的肖特基 勢壘層高度將引起高的漏電流。
為了減少肖特基二極體的反向漏電流，P型結被如圖1B所示的設置於矽 中。在反向阻斷模式中，N-矽相較於肖特基勢壘金屬是處在較高的電位。PN 結也是反向偏置。兩鄰接的P型結所產生的消耗被合併，並且對肖特基勢壘 屏蔽高反向電壓，由此可減少二極體的漏電流。JBS的缺點在於由於P型結而 減小了肖特基的表面區域。對較高的擊穿電壓肖特基二極體，經常需要較深 的P型結。較深的結也具有較多的橫向擴散。所以，對於高擊穿電壓JBS而言， 可利用的肖特基區域將是相當低的。另一種用來對肖特基勢壘屏蔽反向電壓 的方式是如圖1C所示的溝槽M0S勢壘肖特基二極體。相對於溝槽肖特基勢 壘，環繞於溝槽較低部分產生的損耗夾斷(pinch off)並且屏蔽了在臺面頂 上的肖特基勢壘結。溝槽的形狀會影響溝槽中的電介質的擊穿。對底部與頂 部角落的磨圓去角是必要的，這樣可用來減少TMBS的漏電流。銳角的磨圓 去角需要額外的操作步驟與特殊的設備，並且這些需求都會引起製作成本的 增加。
因此，對包含有功率半導體器件的電子器件來說，肖特基二極體的實施 一直存在一需求，即其能提供新的器件結構與製作方法來克服並解決上述問 題與限制。

發明內容
本發明的主要目的是提供一種既新穎而又經改良的肖特基二極體，其具 有沉積在溝槽中的結勢壘金屬，該溝槽具有摻雜區域，用以防止在該溝槽側 壁、以及在包圍該溝槽的頂端及底部角落處所產生的反向漏電流。來自PN結 的損耗提供一種功能以將該肖特基二極體屏蔽於反向電壓。由於矽區域的利用大幅提升，且圓弧型溝槽底部需求的消除，因此，上述所討論到的傳統肖 特基所面臨的限制與難題因而得以解決。
本發明的另一個主要目的是提供一種既新穎而又經改良的肖特基器件結
構，其通過在溝槽側壁上形成肖特基結，以達成改良結勢壘肖特基(JBS) 的矽區域利用的目的。
本發明的另 一個主要目的是提供一種既新穎而又經改良的肖特基器件結 構，除了通過在溝槽側壁上形成肖特基結，以改良結勢壘肖特基(JBS)的 矽區域的利用的外，該結勢壘肖特基(JBS)還沿著溝槽側壁設置，與平面 式或溝槽式MOSFET器件相互組合集成，以改良半導體功率器件的性能。
本發明的另一個目的是提供一種既新穎而又經改良的肖特基器件結構， 除了通過在溝槽側壁上形成肖特基結，以改良結勢壘肖特基(JBS)的矽區 域的利用外，該肖特基器件目前是以減少工藝複雜性的簡化製程來製造的。 此外，和一般製造典型的MOSFET功率器件一樣，該經簡化的製造過程是以 標準製程步驟來執行的，因此可大幅減低生產的成本，又可方便地與標準 MOSFET器件相互組合集成。
簡單而言，在一個較佳實施例中，本發明所公開的肖特基二極體，其至 少包含一個溝槽，該溝槽開設在具有第一電傳導型慘雜物的半導體襯底上， 其中該溝槽內填滿肖特基結勢壘金屬。該肖特基二極體更包含有一具有第二 電傳導型的摻雜區，其在接近溝槽頂部以及在溝槽底部處包圍該溝槽側壁， 以屏蔽反向漏電流穿過該溝槽側壁。在一較佳實施例中，該第一電傳導型為 一N型電傳導型，而位於溝槽中間深度的摻雜區是一P-摻雜區。
在另一個較佳實施例中，本發明公開一肖特基二極體，其至少包含一個 溝槽，該溝槽開設在具有第一電傳導型摻雜物的半導體襯底上，其中該溝槽 內填滿肖特基結勢壘金屬。該肖特基二極體更包含有一個或多個具有第二電 傳導型的摻雜區，其包圍溝槽測壁，且沿著該溝槽深度方向分布，用以屏蔽 一反向漏電流穿過該溝槽的側壁。該肖特基二極體更包含有一具有第二電傳 導型的包圍溝槽底部表面的底部摻雜區，以及一具有第二電傳導型的包圍溝 槽側壁頂部部分的頂端摻雜區。
本發明的另一個較佳實施例包含有一半導體器件，該半導體器件包含有 一肖特基二極體，該肖特基二極體至少包含一個溝槽，該溝槽開設在具有第
9一電傳導型摻雜物的半導體襯底上，其中該溝槽內填滿肖特基結勢壘金屬。 該半導體器件更包含一具有第二電傳導型的摻雜區，其包圍該溝槽頂端的側 壁及溝槽的側壁，用以屏蔽一反向漏電流穿過該溝槽的側壁。該半導體器件
還包含有一MOSFET器件與該肖特基二極體集成，以裝配成一溝槽結勢壘肖 特基(TJBS) 二極體。該MOSFET器件與該肖特基二極體同時相互集成並制 造，以裝配成一溝槽結勢壘肖特基(TJBS) 二極體。在一較佳實施例中，該 MOSFET是一平面式(planar) MOSFET器件，其與該肖特基二極體同時集成 並製造，其中該平面式MOSFET更包含有一本體區域(body region),該本體 區域延伸至該肖特基二極體溝槽的頂端部分，並將其包圍，用以屏蔽該反向 漏電流穿過該溝槽的側壁。在另一個較佳實施例中，該MOSFET是一溝槽 MOSFET器件，其與該肖特基二極體同時集成並製造，以裝配成一溝槽結勢 壘肖特基(TJBS) 二極體，其中該溝槽式MOSFET還包含有溝槽柵極，其位 於該TJBS二極體的溝槽周圍。該溝槽MOSFET器件還包含有一本體區域，其 延伸至該肖特基二極體溝槽的頂端部分，並將其包圍，用以屏蔽該反向漏電 流穿過該溝槽的側壁。
在一個具體實施例中，本發明還公開了一種溝槽結勢壘可控肖特基器件
的製造方法。該方法包含步驟在一具有第一電傳導型的半導體襯底上開設 一溝槽至中間深度，在基本為O度的角度將具有第二電傳導型的摻雜物植入到 溝槽的底部。該方法還包含形成一個具有第二電傳導型的摻雜區的步驟，該 摻雜區域包圍接近溝槽頂端表面的溝槽側壁，用以屏蔽一反向漏電流穿過該 溝槽的側壁。接著，該方法繼續執行另一個步驟用肖特基勢壘金屬填充該 溝槽。在一較佳實施例中，所述的在具有第一電傳導型的半導體襯底上開設 溝槽的步驟，是在一N型半導體襯底上開設該溝槽，而該具有第二電傳導型 的摻雜區是P-型的。
在另一個具體實施例中，本發明還公開了 一種溝槽結勢壘可控肖特基器 件的製造方法。該方法包含步驟在一具有第一電傳導型的半導體襯底上開
設一溝槽至中間深度，並植入具有第二電傳導型的摻雜物，以形成一具有第
二電傳導型的中間深度摻雜區。該方法還包含一步驟開設該溝槽至一全溝 槽深度，使得該具有中間深度的摻雜區大約在該溝槽的中間深度處包圍該溝 槽的側壁，用以屏蔽一反向漏電流穿過該溝槽的側壁。接著，該方法執行另一步驟在基本為O角度時對溝槽進行植入，以在圍繞該溝槽的底部表面上摻 雜形成具有第二電傳導型的底部摻雜區。接著，該方法執行另一步驟在包 圍溝槽側壁的頂端部分植入並摻雜形成具有第二電傳導型的頂部摻雜區，並 在溝槽中填充肖特基結勢壘金屬。在一較佳實施例中，所述的在具有第一電 傳導型的半導體襯底上開設溝槽的步驟，是在一N型半導體襯底上開設該溝 槽，並摻雜形成為P型摻雜區的中間深度摻雜區。所述的將溝槽開設到全溝 槽深度的步驟，是以非圓弧型溝槽角落開設該溝槽到全深度。
對於本發明的普通技術人員來說，當閱讀以下結合附圖的詳細說明後， 本發明的以上和其他的目的和特點無疑是顯而易見的。


圖1A-1C是現有技術中所公開的肖特基二極體的剖面圖。 圖2A和圖2B是本發明肖特基二極體的剖面圖。
圖3和圖4分別是圖2A所顯示的二極體與平面溝槽MOSFET器件集成的 剖面圖。
圖5A-5N是一系列描述製造圖2B中所示的肖特基器件的製程剖面圖。
具體實施例方式
圖2A是本發明肖特基二極體100的剖面圖。該肖特基二極體100由一半導 體襯底支撐並形成在該半導體襯底中，例如N-型摻雜矽襯底105。該肖特 基二極體100包含有若干個溝槽，形成若干個半導體平臺(semiconductor mesas)。在圖2A中所示的一較佳實施例中，該溝槽中填充有例如鈦(Ti)/氮化 鈦(TiN)或鎢金屬110的肖特基勢壘金屬。在另一較佳實施例中(圖中未示)， 半導體平臺的至少一部分垂直表面上填滿肖特基勢壘金屬。為了防止因反向 電壓而產生的漏電流，P-慘雜區130在平臺上形成，其包圍在溝槽的頂端部分 周圍，而P-摻雜區140形成並包圍在該溝槽的底部。
如圖2A所示，P-摻雜區130形成在平臺頂端的角落部分(corners),並未 延伸至該平臺的整個頂端表面。肖特基結也形成在介於P-摻雜區130之間的半 導體平臺的頂端表面。在另一較佳實施例中(圖中未示)，P-摻雜區130延伸 到該若干溝槽之間的整個空間，且沒有在半導體平臺的頂端表面形成肖特基
ii結。如圖2A所示，P-摻雜區140包圍在溝槽較低的角落(corners)及底部表 面，且沒有在該底部表面上形成肖特基結。在另一較佳實施例中(圖中未示)， P-摻雜區140隻在該溝槽的底部角落周圍形成，且肖特基結形成在溝槽的部分 底部表面上。通過在該溝槽的底部角落周圍形成P-摻雜區140，圓弧化溝槽底 部表面的需求將不復存在。此外，用於電流傳導的矽利用大幅改良，且可有 效地防止反向漏電流穿過該P-摻雜區130及P-摻雜區140，以形成一道反向電 流屏蔽。
圖2B是本發明所公開肖特基二極體200的剖面圖，其通過深溝槽中的額 外溝槽側壁區域，可進一步提高矽利用。肖特基二極體200類似於肖特基二極 管IOO，除了該肖特基二極體200中的溝槽深度較深。此外， 一個或多個P-摻 雜區120沿著該溝槽的深度分布，並形成在該溝槽側壁的周圍。可有效防止該 反向漏電流穿過該P-摻雜區120、 P-摻雜區130及P-摻雜區140，以形成一道反 向電流屏蔽。而且，通過沿著深溝槽側壁所增加的更多的P-摻雜區，可大幅 改良用於電流傳導的矽區域利用。
圖2A及圖2B的肖特基器件通過在溝槽側壁上形成肖特基二極體，達到了 改良該結勢壘肖特基二極體(JBS)的矽區域利用的目的。此外，圖2B中所 示的肖特基器件還達到了減少工藝複雜性的目的，這將會在以下對圖5A-5N 的描述中進一步加以說明。圖2A和2B中所示的結構，可通過標準製程步驟來 製造，如同典型MOSFET功率器件的常規實現方式，因此可大幅減低生產的 成本，又可方便地與標準MOSFET器件組合集成，此部分也將會在下面進一 步描述和說明。
本發明中，該肖特基勢壘二極體形成在該溝槽的側壁上。該P-型擴散區 形成在該溝槽側壁上，因此，來自PN結的消耗可將肖特基勢壘屏蔽於反向電 壓。如圖2B所示，只有兩個垂直肖特基的表面片段(segments),然而，該肖 特基的表面片段的數量是可增加的，並且肖特基溝槽室(cab)的數量也可進 一步增加，其僅受到製造工藝的限制。此方法的矽區域利用大副超越了如圖 1A-1C中所示的使用JBS結構的傳統肖特基二極體的矽區域利用。
由於該溝槽的頂端及底部角落被P-型擴散區域所包圍。其彎曲率並不會 影響電場，如TMBS。如圖2A和2B所示的溝槽結勢壘可控肖特基二極體不再 為了減少漏電流而需要使該溝槽角落變成圓弧狀。所以，就不需要再執行一圓弧化製程。與圖1C中所示的溝槽M0S勢壘肖特基二極體相比，由於簡化了 製造過程因而使得生產成本隨之減低。
此外，本發明可以極小的製作複雜性，輕易地與功率MOSFET技術集成。 圖5和圖6分別顯示了該肖特基二極體是如何與一平面功率MOSFET及一溝槽 功率MOSFET集成的。
如圖3所示，顯示的是一平面MOSFET與圖2A中所示的溝槽結勢壘可控 肖特基的集成。該平面MOSFET器件150由一由外延層155所形成的襯底支撐。 該平面MOSFET器件150包含一如圖2A所示的溝槽結勢壘可控肖特基器件 100。該MOSFET器件包含本體區域130' (body regions),其可能是該溝槽結 勢壘可控肖特基的頂端P-摻雜區的熱擴散區。該平面MOSFET器件還還包含 有一被本體區域130'包圍的源極區160。 一平面柵極170位於該襯底的頂端表 面，該襯底填塞(padded with)有一柵極氧化層175，用以控制一在相鄰的源 極區160和本體區域130，之間所形成的溝道。該溝槽結勢壘可控肖特基電連接 於一金屬接觸區域110'，且該平面柵極電連接於一分離柵極接觸襯墊(圖中 未示)。該MOSFET的源極及本體觸點是通過該源極和本體與肖特基溝槽內部 的金屬相接觸來提供的。更高濃度的本體摻雜區130可植入到肖特基二極體的 溝槽周圍，以增加頂部摻雜區的濃度，並改善MOSFET本體區域的歐姆接觸。
圖4所示為一溝槽MOSFET與圖2A所示的溝槽結勢壘可控肖特基的集 成。該溝槽MOSFET器件150'由一由外延層155所形成的襯底支撐。該溝槽 MOSFET器件150'包含有一如圖2Alf示的溝槽結勢壘可控肖特基器件100。該 MOSFET器件包含本體區域130，其可是該溝槽結勢壘可控肖特基的P-摻雜區 的熱擴散區。該溝槽MOSFET器件還包含有一被本體區域130包圍的源極區 160。一溝槽柵極170，位於一溝槽中，該溝槽由一位於兩個MOSFET單元(cells) 之間的柵極氧化層175'所填襯，用以控制一沿著該溝槽柵極170'的側壁而形 成的垂直溝道，該溝槽柵極170'的側壁位於源極區160和漏極之間，而該漏極 位於該襯底底部。該溝槽結勢壘可控肖特基電連接一金屬接觸區域110'，且 該平面柵極電連接一分離的柵極接觸襯墊(圖中未示)。
圖5A到5N是說明圖2B中所示的溝槽結勢壘可控肖特基器件的製程步驟 的一系列側剖面圖。如圖5A所示，進行初始氧化，隨後利用光致抗蝕劑掩模 208進行氧化蝕刻，從而在半導體襯底205的頂部上圖案化若干遮蔽氧化層(screen oxide layer) 210。如圖5B所示，移除該光致抗蝕劑掩模208，隨後進 行硼植入以形成若干個P-摻雜區。如圖5C所示，執行一退火(annealing)和 氧化程序，來退火併生長該氧化層210，使其覆蓋該襯底的整個頂端表面。在 圖5D中，應用溝槽掩模212在氧化層210上開設若干個蝕刻開口218。
如圖5E所示，執行一矽蝕刻以開設若干個溝槽218，接著，移除光致抗 蝕劑掩模218。如圖5F所示，在O角度傾斜時執行硼(boron)植入，隨後進行 擴散以在該溝槽218的底部形成若干個P-摻雜區220。如圖5G所示，再執行一 矽蝕刻，以將溝槽蝕刻到更深的深度，留下該P-摻雜區220如一環狀般在該溝 槽大約中間點處包圍該溝槽側壁。如圖5H所示，進行垂直O角度的硼植入， 以形成一圍繞在溝槽218底部的P-摻雜區225。
如圖5I所示，執行一氧化溼蝕刻(wet oxide etch)，通過將溝槽開口處的 氧化層210的一部分蝕刻掉，以擴大該溝槽的開口。如圖5J所示，沉積一鈦(Ti)/ 氮化鈦的薄膜層，隨後通過化學氣相沉積(CVD)製程來沉積一鴇層230。 如圖5K所示，執行一鈦/氮化鈦或鎢的回蝕刻，以便從該頂端表面移除該鈦/ 氮化鈦或鎢層。如圖5L所示，利用一接觸掩模來移除該溝槽上方頂端表面的 氧化層210。如圖5M所示， 一鈦/氮化鈦/鋁接觸層240被沉積在頂端表面上。 接著，如圖5N所示，利用一金屬掩模(圖中未示)來將金屬接觸層240蝕刻 成接觸部分(contact segment) 240，以完成本發明的溝槽結勢壘可控肖特基 器件的製造過程。
該半導器件包含一形成在具有第一電傳導型的半導體平臺上的肖特基二 極管，在該半導體平臺中， 一具有相對於第一電傳導型的第二電傳導型的頂 端摻雜區是沿著側壁的頂端部分設置的。 一具有第二電傳導型的底部摻雜區 位於沿著該側壁的底部部分。該側壁的一部分布滿肖特基勢壘金屬，至少從 具有第二電傳導型的頂端摻雜區的底部延伸至具有第二電傳導型的底部摻雜 區的頂端。該具有第二電傳導型的一個或多個摻雜區是在頂端摻雜區和底部 摻雜區之間沿著該側壁的深度方向分布設置的，且肖特基勢壘金屬是完全地 排列布滿在該側壁上。該具有第二電傳導型的頂端摻雜區形成在該半導體平 臺的頂端角落(comer)上。該具有第二電傳導型的底部摻雜區形成在該半 導體平臺的至少一個底部角落周圍。該肖特基結金屬鍍覆在該半導體平臺的 頂端表面，以在位於具有第二電傳導型的頂端摻雜區之間的區域形成一肖特
14基結。該具有第二電傳導型的頂端摻雜區延伸到該半導體平臺的整個頂端表
面，且該半導體平臺包含有非圓弧狀角落。一MOSFET器件與該肖特基二極 管集成，以裝配成一溝槽結勢壘肖特基(TJBS) 二極體，且該MOSFET器件 是與該肖特基二極體同時製造，來裝配成一溝槽結勢壘肖特基(TJBS) 二極 管。該半導體器件還包含有一平面MOSFET器件，其與該肖特基二極體同時 集成和製造，其中該平面MOSFET還包含有一本體區域，延伸到該肖特基二 極管溝槽的頂端部分，並將其包圍，以屏蔽一反向漏電流穿過該溝槽的側壁。 在一較佳實施例中，該半導體器件還包含有一溝槽MOSFET器件，其是與該 肖特基二極體同時集成及製造，來裝配成一溝槽結勢壘肖特基(TJBS) 二極 管，其中所述的溝槽MOSFET還包含溝槽式柵極，其位於該TJBS二極體溝槽 的周圍。在一較佳實施例中，該MOSFET器件還包含有一本體區域，延伸至 該肖特基二極體溝槽的頂端部分，並將其包圍，用以屏蔽反向漏電流穿過該
A曰根據上述描述，本發明公開了一肖特基二極體，其在摻雜有第一電傳導 型摻雜物的半導體襯底上至少開設一個溝槽，其中所述的該溝槽由肖特基勢 壘金屬填充。該肖特基二極體還包含具有相對於第一電傳導型的第二電傳導 型的若干摻雜區，其包圍溝槽側壁，並沿著該溝槽的深度方向分布，用以屏 蔽一反向漏電流穿過該溝槽側壁；該些具有第二電傳導型的若干摻雜區還包 含一覆蓋在肖特基勢壘金屬頂端的頂端摻雜區，以及一覆蓋在肖特基勢壘金 屬底部的底部摻雜區。
雖然本發明對上述優選實施例進行了詳細的描述，但是這些公開不應該 理解為對發明的限制。本領域的普通技術人員在閱讀上述公開的內容後，無 疑可以實現本發明的各種替代和變形。因此，應該認為本發明的所有替換和 修改都包含在本發明的精神和範圍之內。
權利要求
1. 一種肖特基二極體，其特徵在於，包含至少一溝槽，其開設在由第一電傳導型摻雜物摻雜的半導體襯底上，所述的溝槽側壁上填滿肖特基勢壘金屬；一具有第二電傳導型的頂部摻雜區，其包圍該溝槽側壁的頂端部分；和一具有第二電傳導型的底部摻雜區，其包圍該溝槽的至少一個底部角落區域。
2. 如權利要求l所述的肖特基二極體，其特徵在於，還包含一個或若干個具有第二電傳導型的摻雜區，所述的慘雜區包圍該溝 槽的側壁，並在所述的頂部慘雜區及底部摻雜區之間沿著溝槽的深度分 布。
3. 如權利要求l所述的肖特基二極體，其特徵在於，所述的溝槽由肖特基勢 壘金屬填充。
4. 如權利要求l所述的肖特基二極體，其特徵在於，所述的肖特基勢壘金屬 還分布在溝槽的底部表面上，在該溝槽的底部表面上形成一肖特基結。
5. 如權利要求l所述的肖特基二極體，其特徵在於，所述的具有第二電傳導型的底部摻雜區完全包圍該溝槽的底部表面。
6. 如權利要求l所述的肖特基二極體，其特徵在於，所述的肖特基勢壘金屬鍍覆在該半導體襯底的頂端表面，在位於具有第二電傳導型的頂部摻雜 區之間的區域，與半導體襯底形成肖特基結。
7. 如權利要求l所述的肖特基二極體，其特徵在於，所述的具有第二電傳導 型的頂部摻雜區完全填充在位於溝槽之間的空間內。
8. 如權利要求l所述的肖特基二極體，其特徵在於，所述的溝槽包含非圓弧 型溝槽角落區域。
9. 一種半導體器件，其包含有一肖特基二極體，所述的肖特基二極體形成在一具有第一電傳導型的半導體平臺上，其中，所述的半導體平臺包含: 一具有相對於第一電傳導型的第二電傳導型的頂部摻雜區，所述的頂部摻雜區沿著該溝槽側壁的頂端部分設置；一具有第二電傳導型的底部摻雜區，其沿著該溝槽側壁的底層部分設置；且所述的溝槽側壁的一部分布滿肖特基勢壘金屬，其至少從該具有第 二電傳導型的頂部摻雜區的底部延伸到該具有第二電傳導型的底部摻雜 區的頂端。
10. 如權利要求9所述的半導體器件，其特徵在於，還包括一個或若干個具有第二電傳導型的摻雜區，所述的摻雜區在該頂部 摻雜區和底部摻雜區之間沿著側壁的深度方向分布。
11. 如權利要求9所述的半導體器件，其特徵在於，所述的肖特基勢壘金屬完 全布滿在側壁上。
12. 如權利要求9所述的半導體器件，其特徵在於，所述的具有第二電傳導型 的頂部摻雜區形成在該半導體平臺的一個頂端角落區域。
13. 如權利要求9所述的半導體器件，其特徵在於，所述的具有第二電傳導型 的底部摻雜區形成在該半導體平臺的至少一個底部角落區域周圍。
14. 如權利要求9所述的半導體器件，其特徵在於，所述的肖特基結金屬鍍覆 在該半導體平臺的頂端表面，其在具有第二電傳導型的頂部摻雜區之間的區域處形成一肖特基結。
15. 如權利要求9所述的半導體器件，其特徵在於，所述的具有第二電傳導型 的頂部摻雜區延伸到遍及該半導體平臺的整個頂部表面。
16. 如權利要求9所述的半導體器件，其特徵在於，所述的半導體平臺包含有 非圓弧型角落區域。
17. 如權利要求9所述的半導體器件，其特徵在於，還包含一MOSFET器件，其與該肖特基二極體集成，構成一溝槽結勢壘肖 特基(TJBS) 二極體。
18. 如權利要求9所述的半導體器件，其特徵在於，還包含一MOSFET器件，其與該肖特基二極體同時製造併集成，構成一溝 槽結勢壘肖特基(TJBS) 二極體。
19. 如權利要求9所述的半導體器件，其特徵在於，還包含一平面MOSFET器件，其與該肖特基二極體同時集成和製造，其中 該平面MOSFET器件還包含有一本體區域，所述的本體區域延伸至並包 圍該肖特基二極體溝槽的頂端部分，以屏蔽反向漏電流穿過該溝槽的側 壁。
20. 如權利要求9所述的半導體器件，其特徵在於，還包含一溝槽MOSFET器件，其與該肖特基二極體同時集成和製造，構成 一溝槽結勢壘肖特基(TJBS) 二極體，其中，所述的溝槽MOSFET還包 含溝槽柵極，其設置在該溝槽結勢壘肖特基二極體的溝槽周圍。
21. 如權利要求20所述的半導體器件，其特徵在於，所述的MOSFET器件還 包含一本體區域，其延伸至並包圍該肖特基二極體溝槽的頂端部分，以屏蔽該反向漏電流穿過該溝槽的側壁。
22. —種製造肖特基二極體的方法，其特徵在於，包含提供一個具有與第一電傳導型相反的第二電傳導型摻雜物的區域， 以在該具有第一電傳導型的半導體襯底上形成一頂部摻雜區；提供一溝槽，其穿過該頂部摻雜區到一預定的深度，並提供具有第 二電傳導型的摻雜物以形成具有第二電傳導型的底部摻雜區；且在該溝槽的側壁上形成一 肖特基勢壘金屬層，所述的金屬層至少從 該頂部摻雜區的底部延伸到該底部摻雜區的頂端。
23. 如權利要求22所述的方法，其特徵在於，還包含提供至少一個具有第二電傳導型中間摻雜區，其在比所述的預定深 度較淺的深度處包圍該溝槽側壁。
24. 如權利要求22所述的方法，其特徵在於，還包含在基本o角度時對該溝槽進行植入的步驟，以慘雜形成包圍該溝槽底部表面的具有第二電傳導型的底部摻雜區。
25. 如權利要求24所述的方法，其特徵在於，還包含在該溝槽內填充肖特基 勢壘金屬的步驟。
26. 如權利要求22所述的方法，其特徵在於，所述的在具有第一電傳導型的 半導體襯底上提供一溝槽的步驟，是在一N型半導體襯底上開設該溝槽， 並以P型摻雜物摻雜該摻雜區的步驟。
27. 如權利要求25所述的方法，其特徵在於，所述的在溝槽內填充肖特基勢 壘金屬的步驟，包含填充鈦/氮化鈦金屬到該溝槽內的步驟。
28. 如權利要求25所述的方法，其特徵在於，所述的在溝槽內填滿肖特基勢 壘金屬的步驟，包含填充鎢金屬到該溝槽內的步驟。
29. 如權利要求22所述的方法，其特徵在於，所述的開設溝槽到預定深度的步驟，包含以非圓弧溝槽角落區域來開設該溝槽到預定深度的步驟。
30.—種肖特基二極體，其特徵在於，包括至少一個溝槽，其開設在以第一電傳導型摻雜物慘雜的半導體襯底 上，所述的溝槽內填充肖特基勢壘金屬；且若干個具有與第一電傳導型相反的第二電傳導型的摻雜區域，其圍 繞溝槽側壁，且沿著溝槽的深度分布，以屏蔽反向漏電流穿過所述溝槽 的側壁；所述的若干具有第二電傳導型的摻雜區還包含一覆蓋肖特基勢 壘金屬頂端的頂端摻雜區，以及一覆蓋肖特基勢壘金屬底部的底部摻雜 區。
全文摘要
本發明提供一種肖特基二極體，其包含至少一個開設在具有第一電傳導型摻雜物的半導體襯底上的溝槽，其中，該溝槽由肖特基結勢壘金屬填充。該肖特基二極體還包含一個或多個具有第二電傳導型的摻雜區，該摻雜區包圍溝槽側壁，並沿著該溝槽的深度分布，用以屏蔽反向漏電流穿過該溝槽的側壁。該肖特基二極體還包含一包圍溝槽底部表面的具有第二電傳導型的底部摻雜區，以及一包圍溝槽側壁頂端部分的具有第二電傳導型的頂部摻雜區。在一較佳實施例中，該第一電傳導型是N-型電傳導型，且中間深度摻雜區包含有一P-摻雜區。
文檔編號H01L21/338GK101523583SQ200780034677
公開日2009年9月2日 申請日期2007年9月30日 優先權日2006年9月30日
發明者安荷·叭剌, 雷燮光 申請人:萬國半導體股份有限公司