閘流電晶體及其製造方法
2023-05-01 20:51:41 3
專利名稱：閘流電晶體及其製造方法
技術領域：
本發明一般地涉及一種半導體部件，具體涉及一種閘流電晶體。
背景技術：
閘流電晶體是在功率控制應用中用作開關的半導體器件。通常，閘流電晶體包括多層P型半導體材料和N型半導體材料。其中，各種類型的閘流電晶體包括三端雙向可控矽開關元件(triacs)、可控矽整流器(SCR)、矽對稱二端開關元件(sidacs)和二端交流開關(diacs)。這些器件在P型和N型半導體材料的層數上和端子數目上相互不同。例如，三端雙向可控矽開關元件是具有三個端子的五層半導體器件，可控矽整流器(SCR)是具有三個端子的四層半導體器件，矽對稱二端開關元件是具有兩個端子的五層半導體器件，二端交流開關是具有兩個端子的三層半導體器件。由於P型和N型半導體材料的結構，閘流電晶體可包括多個PN結。每個PN結都具有與其相關聯的小的結電容。當通過閘流電晶體施加電壓時，充電電流Ic流過該結。由公式1給出電流Ic的量Ic＝C*(dv/dt) 公式1其中Ic是充電電流單位安培數；C是結電容單位法拉數；dv/dt是開關能力的量度。
當電流Ic等於或超出閘流電晶體觸發電流IGT時閘流電晶體打開。為了防止快速升高電壓，半導體部件製造者通常包括具有閘流電晶體的保護電路。該保護電路增加了閘流電晶體的成本並限制了閘流電晶體可有效操作的溫度範圍。
閘流電晶體的另一缺點在於，其可具有不平衡的觸發電流IGT。儘管不平衡的觸發電流使得由較厚晶片製成的閘流電晶體變劣，但是使用較厚晶片仍是有利的，這是由於其增加了閘流電晶體的額定阻斷電壓(blocking voltage rating)。
因此，需要具有提高的開關能力及平衡的觸發電流的閘流電晶體。而且，其對於成本有效地製造閘流電晶體是有利的。
發明內容
根據本發明的一個方面，提供一種閘流電晶體，特徵在於具有第一和第二表面的第一導電類型的半導體襯底；第二導電類型的第一摻雜區，自第一表面延伸到半導體襯底中，第一摻雜區在半導體襯底中具有垂直邊界，其中一部分垂直邊界具有第一凹口；和第一導電類型的第二摻雜區，其從第一表面延伸到第一摻雜區中。
根據本發明的另一方面，提供一種製造閘流電晶體的方法，特徵在於以下步驟提供第一導電類型的半導體襯底，該半導體襯底具有第一和第二表面；在半導體襯底中形成第二導電類型的第一摻雜區，該第一摻雜區自第一表面延伸到半導體襯底中，並具有在半導體襯底中的垂直邊界，其中垂直邊界的一部分具有凹口；和在半導體襯底中形成第一導電類型的第二摻雜區，該第二摻雜區自第一表面延伸到第一摻雜區中。
根據以下結合附圖的詳細描述，本發明將更容易理解，附圖中，相似的參考符號表示相似的元件，且其中圖1是根據本發明實施方式早期製造步驟中閘流電晶體的截面側視圖；圖2是稍後製造步驟中圖1的閘流電晶體的截面側視圖；圖3是稍後製造步驟中圖2的閘流電晶體的截面側視圖；圖4是稍後製造步驟中圖3的閘流電晶體的截面側視圖；
圖5是稍後製造步驟中圖4的閘流電晶體的截面側視圖；圖6是稍後製造步驟中圖5的閘流電晶體的截面側視圖；圖7是根據本發明另一實施方式製造期間閘流電晶體的截面側視圖；圖8是根據本發明再一實施方式製造期間閘流電晶體的截面側視圖；圖9是根據本發明再一實施方式製造期間閘流電晶體的截面側視圖；圖10是根據本發明再一實施方式早期製造步驟中閘流電晶體的截面側視圖；圖11是稍後製造步驟中圖10的閘流電晶體的截面側視圖；圖12是稍後製造步驟中圖11的閘流電晶體的截面側視圖；圖13是稍後製造步驟中圖12的閘流電晶體的截面側視圖；圖14是稍後製造步驟中圖13的閘流電晶體的截面側視圖；圖15是稍後製造步驟中圖14的閘流電晶體的截面側視圖；圖16是根據本發明再一實施方式在製造期間閘流電晶體的截面側視圖；圖17是根據本發明再一實施方式在製造期間閘流電晶體的截面側視圖。
具體實施例方式
總之，本發明提供一種具有平衡觸發電流和改善的整流抗擾性(commutation immunity)的閘流電晶體，以及一種用於製造該閘流電晶體的方法。本發明適合於用在各種類型的閘流電晶體的製造中，包括三端雙向可控矽開關元件、可控矽整流器(SCR)、矽對稱二端開關元件、二端交流開關等。根據本發明製造三端雙向可控矽開關元件的優點在於，其可以以四種操作開啟模式(gating modes)中任一種開啟三端雙向可控矽開關元件。如本領域技術人員所知道的，三端雙向可控矽開關元件以高達四種偏置結構或開啟模式中的一種被偏置。在所有開啟模式中，頂陰極(還被稱作主要端子I)處於地電勢。在第一開啟模式中，底陰極(也被稱作陽極或主要端子II)和柵極電極都被偏置為具有正極性的電壓，即，底陰極和柵極被偏置為相同極性的電壓且其為正極性。應當理解，當電極被偏置為具有正極性的電壓時，其正偏置，且當電極被偏置為具有負極性的電壓時，其負偏置。在第二開啟模式中，底電極正偏置，且柵極電極負偏置。在第三開啟模式中，底陰極和柵極電極負偏置，即，底陰極和柵極電極被偏置為相同極性的電壓，且其為負極性。在第四開啟模式中，底陰極負偏置且柵極電極正偏置，以使陽極端子和柵端子偏置相反極性的電壓。在第一、第二、第三和第四開啟模式中操作閘流電晶體還稱作分別在第一、第二、第三和第四象限中操作。在第三或第四象限中操作三端雙向可控矽開關元件與第一或第二象限中操作三端雙向可控矽開關元件相比需要較高的觸發電流。三端雙向可控矽開關元件的特徵圖是當以不同操作模式操作時在其觸發電流之間平衡，即，在所有象限中觸發電流靈敏度的均勻性。對於適當地在第一、第二、第三和第四象限中平衡觸發電流需要最佳的器件擴散工藝和圖形設計。例如，希望第三和第四象限中的觸發電流與第一和第二象限中的觸發電流相匹配。
圖1是根據本發明實施方式製造階段早期閘流電晶體10的截面側視圖。圖1中示出的是具有表面14和16的半導體襯底12。半導體襯底12具有從大約170微米(7密爾)到大約350微米(14密爾)範圍內的厚度。優選地，半導體襯底12具有大約230微米(9密爾)的厚度。根據一種實施方式，半導體襯底12摻雜有N型導電性的雜質材料或摻雜劑，且具有從大約5×1013原子每立方釐米(原子/cm3)到大約3×1014原子/cm3範圍內的摻雜劑濃度。合適的N型導電性摻雜劑包括磷和砷。應當注意，半導體襯底12的雜質材料類型和雜質材料導電類型不構成本發明的限制。可選地，半導體襯底12可摻雜有P型導電性的雜質材料。應當理解，當用P型導電性的雜質材料摻雜半導體襯底12時，在此以下描述的摻雜區為相反導電類型，且在此以上描述的偏置條件應當為相反的符號(sign)。
介電層形成於表面14上，並使用光刻技術將其圖形化以形成摻雜劑阻擋掩模18。P型導電性的雜質材料沉積於表面14的暴露部分和表面16上，以形成預沉積層20和22。預沉積層20從表面14向半導體襯底12中延伸，且預沉積層22從表面16向半導體襯底12中延伸。以實例的方式，雜質材料為硼，並沉積該雜質材料以具有從大約14歐姆每方塊(Ω/方塊)到大約400Ω/方塊範圍內的電阻。合適的硼源包括三氯化硼、乙硼烷等。
現在參考圖2，將預沉積層20和22的雜質材料驅入半導體襯底12中，以形成摻雜區24和26。在從大約1,100攝氏度(℃)到大約1,270℃範圍內的溫度下，進行該驅入達從大約20小時到大約40小時範圍內的時間。摻雜區24從表面14延伸到半導體襯底12中，摻雜區26從表面16延伸到半導體襯底12中。摻雜區24包括具有垂直邊界28的部分，該邊界28具有凹口30，該凹口30具有橫向邊界32和34以及垂直邊界36。自表面14到垂直邊界28的距離大於自表面14到凹口30的垂直邊界36的距離。由於雜質材料或摻雜劑不沉積在摻雜掩模18下方或被摻雜掩模18保護的表面14部分上，因此凹口30升高。當在蝕刻掩模18相對側上的部分預沉積層20橫向和垂直擴散並交疊同時將摻雜劑驅入到半導體襯底12中時，形成凹口30。摻雜區26具有垂直邊界38。
根據一種實施方式，驅入預沉積層20、22的雜質材料熱氧化表面14和16，並形成氧化層40和42。熱氧化表面14和16典型地再次設置摻雜掩模18的形狀。替代地，可移除已經形成於表面14和16上的摻雜掩模18和任何氧化物，並可分別於表面14和16上形成介電層40和42。用於形成介電層40和42的替代方法的技術包括熱氧化、化學氣相沉積、濺射等。舉例來說，介電層40和42是氧化物。
現在參考圖3，圖形化介電層40以具有開口52和54，且圖形化介電層42以具有開口56。將P型導電性的雜質材料沉積到通過開口52、54和56暴露出的部分表面14和16上，以分別形成預沉積層62、64和66。舉例來說，摻雜材料為硼，並沉積至具有從大約0.3Ω/方塊到大約2Ω/方塊範圍內的電阻。合適的硼源包括三氯化硼、乙硼烷等。
現在參考圖4，將設置在表面14和16的暴露部分上的雜質材料驅入到半導體襯底12中，以形成摻雜區72、74和76。在從大約1,200℃到大約1,270℃範圍內的溫度下，進行驅入達從大約2小時至大約6小時範圍內的時間。摻雜區72和74從表面14延伸到半導體襯底12中，摻雜區76從表面16延伸到半導體襯底12中。摻雜區72用作閘流電晶體10的陰極區，摻雜區74用作閘流電晶體10的柵極區。根據一種實施方式，驅入預沉積層62、64和66的雜質材料熱氧化表面14和16，並形成了氧化層68、69和70。
現在參考圖5，移除在摻雜掩模18與摻雜區72之間和摻雜掩模18與摻雜區74之間的部分介電層40，以分別形成暴露出部分表面14的開口78和79。也可移除接近摻雜區72的部分摻雜阻擋掩模18。此外，移除與摻雜區76相鄰並在摻雜區72下部的部分介電層42，以形成暴露出部分表面16的開口80。N型導電類型的雜質材料沉積於通過開口78、79和80暴露出的部分表面14和16，以分別形成預沉積層82、83和84。舉例說明，雜質材料為磷或含磷材料，沉積成具有從大約0.3Ω/方塊至大約2Ω/方塊範圍內的電阻。合適的磷源包括氧三氯化磷(POCl3)、磷化氫(PH3)、五氧化磷等。
現在參考圖6，將設置在表面14和16的暴露部分上的雜質材料驅入半導體襯底12中，以形成摻雜區85、86和88，其中摻雜區86與摻雜區85橫向隔開。在從大約1,200℃到大約1,270℃的範圍內的溫度下，進行驅入達從大約2小時到大約6小時範圍內的時間。摻雜區85和86從表面14延伸到半導體襯底12中，且摻雜區88從表面16延伸到半導體襯底12中。自表面14移除氧化層68和69以及在摻雜區72和85上方的一部分介電層40。自表面16移除氧化層42。
對摻雜區72、85、74、86、76和88製作電接觸。更具體地，形成與摻雜區72和85接觸的頂陰極接觸92，形成與摻雜區74和86接觸的柵極接觸94，形成與底摻雜區76和88接觸的底陰極接觸95。在介電材料中形成開口和形成電接觸的技術對於本領域技術人員是公知的。
閘流電晶體10的優點在於提供一種局部(localize)高度靈敏觸發點的方式。例如，凹口30與摻雜區85垂直相鄰，且與摻雜區85共同形成增益增強位置或區90。區90局部增加了形成於摻雜區24和85之間的NPN電晶體的增益。該特徵有助於產生較快開啟(低Igt)和較快截止(高IH)的SCR。
圖7是根據本發明另一實施方式的閘流電晶體100的截面側視圖。閘流電晶體100與閘流電晶體10相似，除了沒有形成參考圖3示出並描述的預沉積層62、64和66。由此，摻雜區72、74和76不形成於閘流電晶體95中。
圖8是根據本發明另一實施方式閘流電晶體125的截面側視圖。閘流電晶體125與閘流電晶體10相似，除了其包括從摻雜區85延伸到摻雜區24中的N型導電性的延伸區126。由此，凹口30與摻雜區85和延伸區126共同形成增強提高位置或區128，該位置或區128局部增加由襯底12、摻雜區24和85以及延伸區126形成的NPN電晶體的增益。
圖9是根據本發明另一實施方式的閘流電晶體150的截面側視圖。閘流電晶體150與閘流電晶體10相似，除了其包括從摻雜區86延伸到摻雜區24中的N型導電性的延伸區152。由此，凹口30與摻雜區86和延伸區152共同形成增益增強位置或區154，該位置或區局部增加由襯底12、摻雜區24和86、延伸區152形成的NPN電晶體的增益。
圖10是根據本發明另一實施方式的閘流電晶體200早期製造步驟中的截面側視圖。圖10中示出的是具有表面14和16的半導體襯底12。參考圖1描述半導體襯底12。在表面16上形成介電層並使用光刻技術對其進行圖形化，以形成摻雜劑阻擋掩模208。P型導電性的雜質材料沉積於表面14上和表面16的暴露部分上，以形成預沉積層210和212。預沉積層210從表面14延伸到半導體襯底12中，且預沉積層212從表面16延伸到半導體襯底12中。舉例來說，摻雜材料為硼，並沉積至具有從大約14歐姆每方塊(Ω/方塊)到大約400Ω/方塊範圍內的電阻。合適的硼源包括三氯化硼、乙硼烷等。
現在參考圖11，將預沉積層210和212的雜質材料驅入半導體襯底12中，以形成摻雜區214和216。在從大約1,100℃到大約1,270℃範圍內的溫度下，進行該驅入達從大約20小時到大約40小時範圍內的時間。摻雜區214從表面14延伸到半導體襯底12中，摻雜區216從表面16延伸到半導體襯底12中。摻雜區214具有垂直邊界218。摻雜區216包括具有垂直邊界220的部分，該垂直邊界220具有凹口222，該凹口222具有橫向邊界224和226以及垂直邊界228。自表面16到垂直邊界220的距離大於自表面16到凹口222的垂直邊界228的距離。當將摻雜劑驅入半導體襯底12中時，通過蝕刻掩模208的相對側上的部分預沉積層212橫向和垂直地擴散和重疊來形成凹口222。由於摻雜劑不沉積在摻雜掩模208下方或被摻雜掩模208保護的部分表面16上，因此凹口222升高。
根據一種實施方式，預沉積層210和212的雜質材料的驅入熱氧化表面14和16，並分別形成氧化層230和232。熱氧化表面14和16典型地重新設置摻雜掩模208的形狀。替代地，可移除已經形成於表面14和16上的摻雜掩模208和任何氧化物，並且介電層230和232可分別形成於表面14和16上。用於形成介電層230和232的替代方法的技術包括熱氧化、化學氣相沉積、濺射等。舉例來說，介電層230和232為氧化物。
現在參考圖12，圖形化介電層230以具有開口234和236，且圖形化介電層232以具有開口238。將P型導電性的雜質材料沉積於由開口234、236和238暴露出的部分表面14和16上，以分別形成預沉積層240、242和244。舉例來說，雜質材料為硼且沉積至具有從大約0.3Ω/方塊到大約2Ω/方塊範圍內的電阻。合適的硼源包括三氯化硼、乙硼烷等。
現在參考圖13，將設置在表面14和16暴露部分上的雜質材料驅入半導體襯底12中，以形成摻雜區246、248和250。在從大約1,200℃到大約1,270℃範圍內的溫度下，進行該驅入達從大約2小時到大約6小時範圍內的時間。摻雜區246和248從表面14延伸到半導體襯底12中，摻雜區250從表面16延伸到半導體襯底12中。摻雜區246用作閘流電晶體10的陰極區，摻雜區248用作閘流電晶體10的柵極區。根據一種實施方式，預沉積層240、242和244的雜質材料的驅入熱氧化表面14和16，並由表面14形成氧化層252和254，由表面16形成氧化層256。
現在參考圖14，移除在摻雜區248和摻雜區246之間的一部分介電層230，以形成開口258，和移除在摻雜區250上方的一部分介電層230，以形成開口260。開口258和260暴露出部分表面14。移除摻雜掩模208和與摻雜掩模208相鄰的部分介電材料232，以形成暴露出表面16的開口262。N型導電性的雜質材料沉積於由開口258、260和262暴露出的部分表面14和16上，以分別形成預沉積層264、266和268。舉例來說，雜質材料為磷或含磷材料，沉積至具有從大約0.3Ω/方塊到大約2Ω/方塊範圍內的電阻。合適的磷源包括氧三氯化磷(POCl3)、磷化氫(PH3)、五氧化磷等。
現在參考圖15，將設置在表面14和16暴露部分上的雜質材料驅入半導體襯底12中，以形成摻雜區270、272和274，其中摻雜區274與摻雜區250橫向隔開。在從大約1,200℃到大約1,270℃範圍內的溫度下，進行該驅入達從大約2小時到大約6小時範圍內的時間。摻雜區270和272從表面14延伸到半導體襯底12中，摻雜區274從表面16延伸到半導體襯底12中。自表面14移除在摻雜區246、272、248和270上方的氧化層252和254以及一部分介電層230。自表面16移除氧化層232。
製作至摻雜區246、272、248、270、250和274的電接觸。更具體地，形成與摻雜區246和272接觸的頂陰極接觸280，形成與摻雜區248和270接觸的柵極接觸282，並形成與底摻雜區250和274接觸的底陰極接觸284。用於在介電材料中形成開口和形成電接觸的技術對本領域技術人員是公知的。閘流電晶體200的優點在於提供局部高靈敏度觸發點的方式。例如，凹口222與摻雜區274垂直相鄰，並與摻雜區274共同形成增益增強位置或區288。區288局部增加形成於摻雜區12、216和274之間的NPN電晶體的增益。三端雙向可控矽開關元件200的另一優點在於，其通過設置而非擴散處理提高了觸發電流平衡。改進設計的結果是，可調整擴散處理以提供具有較佳動態特性的三端雙向可控矽開關元件，即，三端雙向可控矽開關元件具有抵抗快速變化電壓信號的較高穩定性。此外，根據本發明的結構可用於製造能夠在第三象限(柵極負、或負邏輯應用)中和第四象限(正或負邏輯應用)中操作的三端雙向可控矽開關元件。
現在參考圖16，其為根據本發明另一實施方式的閘流電晶體300的截面側視圖。閘流電晶體300與閘流電晶體200相似，除了其進一步包括摻雜區，該摻雜區具有與閘流電晶體10相似的凹口。因此，保留了與閘流電晶體200的那些相似的部件的參考符號。字母A附加到參考符號30、32、34和36，以識別在與閘流電晶體10的凹口30相似的閘流電晶體300中的凹口。由此，閘流電晶體300具有凹口30A，其具有橫向邊界32A和34A以及垂直邊界36A。閘流電晶體300的優點在於其提供了局部高靈敏度觸發點的另一方式。例如，凹口30A可垂直地與摻雜區270相鄰，並與摻雜區270共同形成增益增強的位置或區302。區302局部增加形成於摻雜區12、214和270之間的NPN電晶體的增益。三端雙向可控矽開關元件300的另一優點在於，當在所有象限中尤其在象限2和3(柵極負)中操作時，其具有提高的觸發電流平衡和較低的觸發電流。
圖17是根據本發明另一實施方式的閘流電晶體350的截面側視圖。閘流電晶體350與閘流電晶體300相似，除了其包括從摻雜區270延伸到摻雜區214中的N型導電性的延伸區352。由此，凹口30A與摻雜區270和延伸區352一起形成增益增強的位置或區354，該位置或區354局部增加了由襯底12、摻雜區214和270以及延伸區352形成的NPN電晶體的增益。此外，N型導電性的延伸區356自摻雜區174延伸到摻雜區216中，從而在摻雜區216中產生增益增強的位置358，以局部增加由襯底12、摻雜區216和274以及延伸區356形成的NPN電晶體的增益。
儘管在此已經公開了某些優選實施方式和方法，但是本領域技術人員根據上面的公開會明白，可以作出各種這種實施方式和方法的變化和改進，而不背離本發明的精神和範圍。例如，可由摻雜區中的任一個形成摻雜延伸區，以用於增益增強位置。意指本發明僅限於附屬的權利要求和適用法律的規定和原則所要求的範圍。
權利要求
1.一種閘流電晶體，特徵在於具有第一和第二表面的第一導電類型的半導體襯底；第二導電類型的第一摻雜區，自第一表面延伸到半導體襯底中，第一摻雜區在半導體襯底中具有垂直邊界，其中一部分垂直邊界具有第一凹口；和第一導電類型的第二摻雜區，其從第一表面延伸到第一摻雜區中。
2.根據權利要求1的閘流電晶體，進一步特徵在於第二導電類型的第三摻雜區，其自第二表面延伸至半導體襯底中，第三摻雜區具有垂直邊界。
3.根據權利要求2的閘流電晶體，進一步特徵在於第一導電類型的第四摻雜區，其自第二表面延伸到第三摻雜區。
4.根據權利要求3的閘流電晶體，進一步特徵在於第一導電類型的第五摻雜區，其自第一表面延伸到第一摻雜區中，該第五摻雜區與第二摻雜區橫向隔開。
5.根據權利要求4的閘流電晶體，其中具有第一凹口的第一摻雜區的垂直邊界部分與第二摻雜區垂直相鄰，且其中第一凹口和第二摻雜區在第一摻雜區中共同形成增益增強區。
6.根據權利要求4的閘流電晶體，其中具有第一凹口的第一摻雜區的垂直邊界部分與第五摻雜區垂直相鄰，且其中第一凹口和第五摻雜區在第一摻雜區中共同形成增益增加區。
7.根據權利要求4的閘流電晶體，進一步特徵在於第一導電類型的摻雜延伸區，其自第二摻雜區延伸到第一摻雜區中。
8.根據權利要求4的閘流電晶體，進一步特徵在於第一導電類型的摻雜延伸區，其自第五摻雜區延伸。
9.根據權利要求3的閘流電晶體，其中第三摻雜區的垂直邊界具有第二凹口。
10.一種製造閘流電晶體的方法，特徵在於以下步驟提供第一導電類型的半導體襯底，該半導體襯底具有第一和第二表面；在半導體襯底中形成第二導電類型的第一摻雜區，該第一摻雜區自第一表面延伸到半導體襯底中，並具有在半導體襯底中的垂直邊界，其中垂直邊界的一部分具有凹口；和在半導體襯底中形成第一導電類型的第二摻雜區，該第二摻雜區自第一表面延伸到第一摻雜區中。
全文摘要
一種閘流電晶體和用於製造該閘流電晶體的方法，該方法包括提供半導體襯底，該半導體襯底具有第一和第二主表面。在半導體襯底中形成第一摻雜區，其中該第一摻雜區自第一主表面延伸到半導體襯底中。第一摻雜區具有垂直邊界，且該垂直邊界具有凹口部分。在第一摻雜區中形成第二摻雜區，其中該第二摻雜區自第一主表面延伸到第一摻雜區中。在半導體襯底中形成第三摻雜區，其中第三摻雜區自第二主表面延伸到半導體襯底中。
文檔編號H01L21/332GK1988173SQ20061014938
公開日2007年6月27日 申請日期2006年11月16日 優先權日2005年12月22日
發明者艾曼紐爾·索塞多-夫勞斯 申請人:半導體元件工業有限責任公司