掩膜版版圖以及形成半導體結構的方法與流程

2023-05-02 09:32:13 4

本發明涉及半導體製造技術領域，特別涉及一種掩膜版版圖以及形成半導體結構的方法。

背景技術：

金屬互連結構是半導體器件中不可或缺的結構，用於實現有源區與有源區之間的互連、電晶體和電晶體之間的互連、或者不同層金屬線之間的互連，完成信號的傳輸和控制。因此，在半導體製造過程中，金屬互連結構的形成對半導體器件的性能以及半導體製造成本有著很大的影響。為了增加器件的密度，在集成電路中的半導體器件的尺寸已經被不斷減小，為了實現各個半導體器件的電連接，通常需要多層互連結構。

一般的，在半導體器件製造過程的後端互連工藝中，第一層金屬層(M1)需要與下層的有源器件結構(包含源漏區域和柵極結構區域)之間形成電學連接。因此，在形成第一層金屬層之前，通常需要預先形成半導體器件的局部互連結構(Local Interconnect)。所述局部互連結構包含：與下層的源漏區域電連接的第零層金屬層(M0)、以及與柵極結構區域之間電連接的第零層柵金屬層(M0G)。

然而，現有技術中具有局部互連結構的半導體結構的製造工藝複雜，且形成的半導體結構的性能有待進一步提高。

技術實現要素：

本發明解決的問題是提供一種掩膜版版圖以及形成半導體結構的方法，增加工藝靈活性，改善形成的半導體結構的電學性能。

為解決上述問題，本發明提供一種掩膜版版圖，包括：第一層掩膜版版圖，所述第一層掩膜版版圖內具有若干平行排列的第一圖形，相鄰第一圖形之間的區域用於定義柵極結構兩側的源漏區以及位於相鄰源漏區之間的隔離區，所述第一圖形投影於基底表面的圖形為第一投影圖形，所述第一投影圖 形橫跨基底中的若干有源區；第二層掩膜版版圖，所述第二層掩膜版版圖內具有若干平行排列的第二圖形，相鄰第二圖形之間的區域用於定義若干有源區，所述第二圖形用於定義位於相鄰有源區之間的隔離區，所述第二圖形投影於基底表面的圖形為第二投影圖形，所述第二投影圖形橫跨若干有源區，所述第二投影圖形與至少一個第一投影圖形相鄰，且所述第一投影圖形與相鄰第二投影圖形之間的區域用於定義橫跨若干源漏區表面的源漏金屬層；第三層掩膜版版圖，所述第三層掩膜版版圖內具有若干第三圖形，所述第三圖形投影於基底表面的圖形為第三投影圖形，所述第三投影圖形位於源漏金屬層上方，所述第三圖形用於定義與源漏金屬層電連接的第零層金屬層。

可選的，所述基底具有包括若干有源區的互連區，所述第一投影圖形橫跨互連區內的若干有源區；所述第二投影圖形橫跨互連區內的若干有源區；且所述第三投影圖形位於部分互連區上方。

本發明還提供一種形成半導體結構的方法，包括：提供包括若干有源區和將相鄰有源區隔開的隔離區的基底，所述基底表面形成有柵極結構，所述柵極結構兩側的有源區基底內形成有源漏區，所述基底表面以及柵極結構表面形成有層間介質層；依次在所述柵極結構表面以及層間介質層表面形成第一掩膜層、在所述第一掩膜層表面形成第二掩膜層，且第二掩膜層與第一掩膜層的材料不同；在所述第二掩膜層表面形成第一光刻膠膜；將第一層掩膜版版圖中的第一圖形傳遞至第一光刻膠膜內，形成若干平行排列的第一光刻膠層，相鄰第一光刻膠層之間具有橫跨若干有源區的第一開口，所述第一開口的圖形貫穿所述源漏區和位於相鄰源漏區之間的隔離區；以所述第一光刻膠層為掩膜，刻蝕所述第二掩膜層直至暴露出第一掩膜層頂部表面；在刻蝕後第二掩膜層表面以及暴露出的第一掩膜層表面形成第二光刻膠膜；將第二層掩膜版版圖中的第二圖形傳遞至第二光刻膠膜內，在暴露出的第一掩膜層部分表面形成若干平行排列的第二光刻膠層，所述第二光刻膠層位於相鄰源漏區之間的隔離區正上方，且所述第二光刻膠層橫跨若干有源區；以所述第二光刻膠層為掩膜，刻蝕所述第一掩膜層直至暴露出層間介質層表面，在所述第一掩膜層內形成溝槽；以所述第一掩膜層為掩膜，沿所述溝槽底部刻蝕所述層間介質層，形成貫穿所述層間介質層的通孔，所述通孔底部暴露出源 漏區表面，且所述通孔的圖形貫穿若干個有源區內的源漏區；形成填充滿所述通孔的源漏金屬層；去除所述第一掩膜層；在所述柵極結構頂部表面、源漏金屬層頂部表面以及層間介質層頂部表面形成第一介質層；在所述第一介質層表面形成第三掩膜層；將第三層掩膜版版圖中的第三圖形傳遞至第三掩膜層內，在所述第三掩膜層內形成位於源漏金屬層上方的第三開口；以所述第三掩膜層為掩膜，沿第三開口底部刻蝕所述第一介質層，在所述第一介質層內形成暴露出源漏金屬層部分表面的第一凹槽；形成填充滿所述第一凹槽的第零層金屬層。

可選的，所述基底具有包括若干有源區的互連區，所述第一光刻膠層橫跨互連區內的有源區，所述第二光刻膠層橫跨互連區內的有源區，且所述第三光刻膠層位於部分互連區上方。可選的，所述隔離區內形成有隔離層，所述第二光刻膠層位於部分隔離層正上方。

與現有技術相比，本發明的技術方案具有以下優點：

本發明提供的掩膜版版圖的技術方案中，第一層掩膜版版圖內具有若干平行排列的第一圖形，相鄰第一圖形之間的區域用於定義柵極結構兩側的源漏區以及位於相鄰源漏區之間的隔離區，所述第一圖形投影於基底表面的圖形為第一投影圖形，所述第一投影圖形橫跨若干有源區；第二層掩膜版版圖內具有若干平行排列的第二圖形，相鄰第二圖形之間的區域用於定義若干有源區，第二圖形用於定義位於相鄰有源區之間的隔離區，第二投影圖形橫跨若干有源區，第二投影圖形與至少一個第一投影圖形相鄰，且第一投影圖形與相鄰第二投影圖形之間的區域用於定義橫跨若干源漏區表面的源漏金屬層。本發明中，通過第一層掩膜版版圖和第二層掩膜版版圖，即能夠定義將若干有源區電連接的源漏金屬層，且第一層掩膜版版圖和第二層掩膜版版圖之間無需圖形對準，從而避免了圖形對準出現的對準誤差問題，使得定義的源漏金屬層具有較高的位置精確度和形貌精確度，從而使不同有源區之間的電連接性能可靠。

並且，由於第一層掩膜版版圖和第二層掩膜版版圖相結合定義出了源漏金屬層，通過源漏金屬層將若干有源區之間電連接，因此，第三層掩膜版版圖中對應的第三投影圖形位於源漏金屬層上方即可，第三投影圖形無需橫跨 若干源漏區，從而降低對第三層掩膜版版圖中的第三圖形的位置精確度和形貌精確度的要求，滿足半導體小型化微型化的發展趨勢，增加了半導體工藝靈活性。

進一步，所述基底具有包括若干有源區的互連區，所述第一投影圖形橫跨互連區內的若干有源區；所述第二投影圖形橫跨互連區內的若干有源區；且所述第三投影圖形位於部分互連區上方，使得定義的源漏金屬層橫跨互連區，從而實現互連區內不同有源區之間的電連接。

進一步，所述第一投影圖形至少覆蓋柵極結構頂部表面，從而防止定義的源漏金屬層與柵極結構發生電連接。

本發明還提供一種形成半導體結構的方法的技術方案，依次在柵極結構表面以及層間介質層表面形成第一掩膜層、在第一掩膜層表面形成第二掩膜層，且第二掩膜層與第一掩膜層的材料不同；在第二掩膜層表面形成第一光刻膠膜；將第一層掩膜版版圖中的第一圖形傳遞至第一光刻膠膜內，形成若干平行排列的第一光刻膠層，相鄰第一光刻膠層之間具有橫跨若干有源區的第一開口，所述第一開口的圖形貫穿所述源漏區和位於相鄰源漏區之間的隔離區；以所述第一光刻膠層為掩膜，刻蝕所述第二掩膜層直至暴露出第一掩膜層頂部表面；在刻蝕後第二掩膜層表面以及暴露出的第一掩膜層表面形成第二光刻膠膜；將第二層掩膜版版圖中的第二圖形傳遞至第二光刻膠膜內，在暴露出的第一掩膜層部分表面形成若干平行排列的第二光刻膠層，所述第二光刻膠層位於相鄰源漏區之間的隔離區正上方，且所述第二光刻膠層橫跨若干有源區；以所述第二光刻膠層為掩膜，刻蝕所述第一掩膜層直至暴露出層間介質層表面，在所述第一掩膜層內形成溝槽；以所述第一掩膜層為掩膜，沿所述溝槽底部刻蝕所述層間介質層，形成貫穿所述層間介質層的通孔，所述通孔底部暴露出源漏區表面，且所述通孔的圖形貫穿若干個有源區內的源漏區；形成填充滿所述通孔的源漏金屬層。本發明中，由於第一光刻膠層和第二光刻膠層無需進行圖形對準，從而避免了圖形對準造成的誤差問題，使得形成的源漏金屬層貫穿若干個有源區，使得若干個有源區之間的電連接性能良好。並且，由於源漏金屬層已經將若干個有源區電連接，因此後續在第三掩膜層內形成的第三開口無需橫跨所述若干個有源區，所述第三開口底部 與源漏金屬層表面具有重合部分即可，從而降低了形成第三開口的工藝難度。通過所述第零層金屬層以及源漏金屬層使若干有源區與其他器件電連接，由於本發明中形成的源漏金屬層位置精確度和形貌精確度高，因此本發明形成的半導體結構的電學性能優良。

附圖說明

圖1為具有局部互連結構的半導體結構局部立體圖；

圖2至圖3為本發明一實施例提供的半導體結構的結構示意圖；

圖4至圖12為本發明一實施例提供的掩膜版版圖的結構示意圖；

圖13至圖25為本發明一實施例提供的形成半導體結構過程的結構示意圖。

具體實施方式

由背景技術可知，現有技術半導體結構的局部互連結構製造工藝複雜，形成的半導體結構的整體性能有待進一步提高。

參考圖1，圖1為具有局部互連結構的半導體結構局部立體圖，半導體結構包括：襯底(未圖示)；位於襯底表面的若干分立的鰭部11；橫跨所述鰭部11的柵極結構12，且所述柵極結構12覆蓋鰭部11的部分頂部表面和側壁表面；位於所述柵極結構12兩側的鰭部11內的源漏區(未標示)；覆蓋所述柵極結構12表面和源漏區表面的介質層13；與所述源漏區電連接的第零層金屬層(M0，Metal 0)14，所述第零層金屬層14包括位於源漏區表面的下金屬層和位於下金屬層頂部表面的上金屬層，所述下層金屬層位於介質層13內，其中，在沿鰭部11延伸方向上，所述上金屬層的寬度尺寸大於下金屬層的寬度尺寸；與所述柵極結構12電連接的第零層柵金屬層(M0G，Metal 0Gate)15；若干分立的連接層17，部分連接層17位於所述第零層金屬層14表面，部分連接層17位於所述第零層柵金屬層15表面；位於連接層17表面的若干分立的第一層金屬層(M1，Metal 1)16，部分第一層金屬層16通過連接層17與所述第零層金屬層14電連接，部分第一層金屬層16通過連接層17與第零層柵金屬層15電連接。

其中，所述第零層金屬層14橫跨若干個有源區(AA，Active Area)內的源漏極，實現所述若干個有源區之間的電連接。隨著半導體工藝節點的不斷縮小，形成所述第零層金屬層14的工藝難度越來越大，所述第零層金屬層14的位置或形貌容易出現偏差，部分有源區之間的電連接性能將出現問題。

為此，提出採用雙重圖形化法來定義第零層金屬層的圖形，將定義第零層金屬層的掩膜版版圖分解為具有第一圖形的第一層掩膜版版圖、以及具有第二圖形的第二層掩膜版版圖，其中，第一圖形投影於基底表面的圖形為第一投影圖形，第二圖形投影於基底表面的圖形為第二投影圖形，所述第一投影圖形與任一第二投影圖形相鄰，且第一投影圖形定義第零層金屬層的圖形，第二投影圖形定義相鄰第零層金屬層的圖形，所述第一投影圖形與相鄰第二投影圖形之間的距離定義出相鄰金屬矽化物層之間的距離。然而，隨著工藝節點的不斷縮小，半導體工藝過程越來越難以控制，例如，第一層掩膜版版圖和第二層掩膜版版圖之間的對準(overlay)問題、線端(line end)問題以及尖角圓化(corner rounding)等問題越來越顯著，使得形成的第零層金屬層的邊界形貌不佳，第零層金屬層的邊界容易出現圓角，使得第零層金屬層的位置也出現偏差，致使有源區之間的電連接性能變差，進而造成半導體結構的性能變差甚至失效。

為此，本發明提供一種掩膜版版圖，提高半導體工藝靈活性，使得採用所提供的掩膜版版圖形成的半導體結構電學性能得到提高。

為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。圖2至圖3為本發明一實施例提供的半導體結構示意圖；圖4至圖12為本發明一實施例提供的掩膜版版圖的結構示意圖。

本實施例提供一種用於形成半導體結構中金屬互連層的掩膜版版圖，包括：第一層掩膜版版圖，所述第一層掩膜版版圖內具有若干平行排列的第一圖形，相鄰第一圖形之間的區域用於定義柵極結構兩側的源漏區以及位於相鄰源漏區之間的隔離區，所述第一圖形投影於基底表面的圖形為第一投影圖形，所述第一投影圖形橫跨若干有源區，其中，所述有源區包括柵極結構以及位於柵極結構兩側的源漏區；第二層掩膜版版圖，所述第二層掩膜版版圖 內具有若干平行排列的第二圖形，相鄰第二圖形之間的區域用於定義基底中的若干有源區，所述第二圖形用於定義位於相鄰有源區之間的隔離區，所述第二圖形投影於基底表面的圖形為第二投影圖形，所述第二投影圖形橫跨若干有源區，所述第二投影圖形與至少一個第一投影圖形相鄰，且所述第一投影圖形與相鄰第二投影圖形之間的區域用於定義位於源漏區表面的源漏金屬層；第三層掩膜版版圖，所述第三層掩膜版版圖內具有若干第三圖形，所述第三圖形投影於基底表面的圖形為第三投影圖形，所述第三投影圖形位於源漏金屬層上方，所述第三圖形用於定義與源漏金屬層電連接的第零層金屬層。

為了便於說明，以下將結合第一層掩膜版版圖與基底、結合第二層掩膜版版圖與基底、結合第三層掩膜版版圖與基底、以及結合第一層掩膜版版圖與第二層掩膜版版圖，對提供的掩膜版版圖進行詳細說明。

參考圖2至圖3，圖2為圖3的俯視圖，圖3中左側圖是圖2沿XX1方向的剖面結構示意圖，圖3中右側圖是圖2沿YY1方向的剖面結構示意圖，提供包括若干有源區(未標示)和將相鄰有源區隔離開的隔離區(未標示)的基底，所述基底表面形成有柵極結構，所述柵極結構兩側的有源區基底內形成有源漏區(未標示)，所述基底表面以及柵極結構表面形成有層間介質層204。

需要說明的是，為了便於圖示和描述，圖2為未示出層間介質層204、源漏區的俯視圖，且圖3中示出了第一源漏區和第二源漏區。所述基底具有包括若干有源區的互連區，圖2中虛線框中示出了互連區(未標示)，後續會在所述互連區內形成通孔，在所述通孔內填充滿源漏金屬層，通過所述源漏金屬層將互連區內的若干有源區電連接。

所述基底內具有若干有源區(Active Area)，其中，每一有源區內相應形成有柵極結構、源漏區，且所述隔離區內形成有隔離層203。本實施例中，形成的半導體器件為鰭式場效應管，所述基底包括：襯底201，位於襯底201表面的若干分立的鰭部202，位於襯底201表面的隔離層203，所述隔離層203覆蓋鰭部202的部分側壁表面，且所述隔離層203頂部低於鰭部202頂部。所述柵極結構橫跨鰭部202，且所述柵極結構覆蓋鰭部202的部分頂部和側壁表面、以及部分隔離層203表面。

本實施例中，所述鰭部202的數量大於1，且所述鰭部202平行排列，所述柵極結構橫跨至少一個鰭部202。本實施例中，所述柵極結構的數量也大於1，且所述柵極結構平行排列，所述柵極結構的排列方向與鰭部202的排列方向相互垂直，且每一柵極結構橫跨至少一個鰭部202。

在另一實施例中，所述半導體器件為平面電晶體，所述基底為平面基底，所述平面基底為矽襯底、鍺襯底、矽鍺襯底或碳化矽襯底、絕緣體上矽襯底或絕緣體上鍺襯底、玻璃襯底或III-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，柵極結構形成於所述平面基底表面。

所述襯底201的材料為矽、鍺、鍺化矽、碳化矽、砷化鎵或鎵化銦，所述襯底201還能夠為絕緣體上的矽襯底或者絕緣體上的鍺襯底；所述鰭部202的材料包括矽、鍺、鍺化矽、碳化矽、砷化鎵或鎵化銦；所述隔離層203作為半導體器件的隔離結構，起到電隔離相鄰鰭部202的作用，所述隔離層203的材料為氧化矽、氮化矽或氮氧化矽。本實施例中，本實施例中，所述襯底201為矽襯底，所述鰭部202的材料為矽，所述隔離層203的材料為氧化矽。

所述源漏區包括分別位於柵極結構相對兩側的有源區基底內的源區或漏區，其中，源區用於形成半導體器件的源極，漏區用於形成半導體器件的漏極。本實施例中，所述基底包括第一區域I和第二區域II，所述第一區域I為NMOS區域或PMOS區域，所述第二區域II為NMOS區域或PMOS區域。本實施例以第一區域I為NMOS區域，第二區域II為PMOS區域作為示例。所述柵極結構包括：位於第一區域I基底表面的第一柵極結構，位於第二區域II基底表面的第二柵極結構。所述源漏區包括：分別位於第一柵極結構兩側的基底內的第一源漏區(未標示)，分別位於第二柵極結構兩側的基底內的第二源漏區(未標示)。

本實施例中，所述第一源漏區內還形成有第一應力層214，所述第一應力層214的材料為碳化矽，所述第一應力層214內摻雜有N型離子，例如為P、As或Sb。所述第二源漏區內還形成有第二應力層224，所述第二應力層224的材料為鍺化矽，所述第二應力層224內摻雜有P型離子，例如為B、Ga或In。

所述第一柵極結構包括：第一柵介質層211、位於第一柵介質層211表面的第一功函數層212、以及位於第一功函數層212表面的第一導電柵極213；所述第二柵極結構包括：第二柵介質層221、位於第二柵介質層221表面的第二功函數層222、以及位於第二功函數層222表面的第二導電柵極223。所述第一柵極結構還包括：位於第一柵介質層221側壁表面、第一功函數層212側壁表面以及第一金屬柵極213側壁表面的第一側牆(未圖示)。所述第二柵極結構還包括：位於第二柵介質層221側壁表面、第二功函數層222側壁表面以及第二金屬柵極223側壁表面的第二側牆(未圖示)。

所述第一柵介質層221的材料為高k柵介質材料，所述第二柵介質層221的材料為高k柵介質材料，高k柵介質材料為HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。所述第一功函數層212的材料為N型功函數材料，第一功函數層212的材料為TiAl、TaAlN、TiAlN、MoN、TaCN或AlN。所述第二功函數層222的材料為P型功函數材料，第二功函數層222的材料為Ta、TiN、TaN、TaSiN或TiSiN。所述第一導電柵極213的材料為Al、Cu、Ag、Au、Pt、Ni、Ti或W；所述第二導電柵極223的材料為Al、Cu、Ag、Au、Pt、Ni、Ti或W。本實施例中，所述第一柵介質層211的材料為HfO2，所述第二柵介質層221的材料為HfO2，所述第一功函數層212的材料為TiAlN，所述第二功函數層222的材料為TiN，所述第一導電柵極213的材料為W，所述第二導電柵極223的材料為W。

本實施例中，所述第一柵極結構還包括位於第一導電柵極213頂部表面的硬掩膜層206，所述第二柵極結構還包括位於第二導電柵極223頂部表面的硬掩膜層206，所述硬掩膜層206能夠起到保護第一導電柵極213以及第二導電柵極223頂部表面的作用。本實施例中，所述硬掩膜層206的材料為氮化矽。在其他實施例中，所述硬掩膜層的材料還能夠為氮氧化矽或碳氮氧化矽。

在其他實施例中，所述第一柵極結構還能夠為偽柵結構(dummy gate)，所述第二柵極結構為偽柵結構，其中，第一柵極結構為單層結構或疊層結構，第二柵極結構為單層結構或疊層結構。

所述層間介質層204起到電隔離第一柵極結構和第二柵極結構的作用，本實施例中，由於第一柵極結構和第二柵極結構中形成有硬掩膜層206，所述 硬掩膜層206起到保護第一導電柵極213和第二導電柵極223的作用，因此所述層間介質層204的頂部能夠與第一柵極結構頂部以及第二柵極結構頂部齊平。在其他實施例中，所述層間介質層頂部還能夠高於第一柵極結構頂部和第二柵極結構頂部，即所述層間介質層覆蓋第一柵極結構頂部表面和第二柵極結構頂部表面。

所述層間介質層204的材料為氧化矽、氮化矽、氮氧化矽中的一種或多種，形成工藝包括化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。本實施例中，所述層間介質層204的材料為氧化矽，形成工藝包括等離子體增強化學氣相沉積(PECVD)工藝。

參考圖4至圖5，第一層掩膜版版圖106，所述第一層掩膜版版圖106內具有若干平行排列的第一圖形107，相鄰第一圖形107之間的區域用於定義柵極結構兩側的源漏區以及位於相鄰源漏區之間的隔離區。

圖5示出了將第一層掩膜版版圖106中第一圖形傳遞至基底內時，第一層掩膜版版圖106與基底之間的位置關係圖。

所述第一圖形107投影於基底表面的圖形為第一投影圖形，所述第一投影圖形橫跨若干有源區，其中，所述有源區包括柵極結構以及位於柵極結構兩側的源漏區。本實施例中，所述第一投影圖形橫跨互連區內的若干有源區，且所述第一投影圖形還覆蓋柵極結構表面。

當第一圖形107傳遞至光刻膠膜內後形成光刻膠層，所述光刻膠層投影於基底表面的圖形與第一投影圖形相重合。

所述第一投影圖形至少覆蓋柵極結構表面，相鄰所述第一投影圖形之間的距離小於相鄰柵極結構之間的距離，因此在將第一層掩膜版版圖106中的第一圖形107傳遞至基底中時，保證後續定義出的源漏金屬層不會與柵極結構電連接。因此，在沿所述第一圖形107排列方向上，所述第一圖形107的寬度尺寸大於柵極結構的寬度尺寸。

本實施例中，相鄰第一圖形107平行排列，所述第一圖形107為條狀圖形。所述基底內具有鰭部，所述第一投影圖形的排列方向與鰭部延伸方向相互平行；所述第一投影圖形的排列方向與鰭部排列方向相互垂直。參考圖6 至圖8，第二層掩膜版版圖108，所述第二層掩膜版版圖108內具有若干平行排列的第二圖形109，相鄰第二圖形109之間的區域用於定義基底中的若干有源區，所述第二圖形109用於定義位於相鄰有源區之間的隔離區。

圖7示出了第二層掩膜版版圖108中的第二圖形109傳遞至基底時，第二層掩膜版版圖108與基底之間的位置關係圖；圖8示出了將第一層掩膜版版圖106(參考圖4)中的第一圖形107傳遞至基底中、將第二層掩膜版版圖108中的第二圖形109傳遞至基底中時，第一層掩膜版版圖106、第二層掩膜版版圖108與基底之間的位置關係圖。

本實施例中，所述第二圖形109橫跨互連區中若干有源區，其中，互連區指的是若干分立的有源區相互電連接的區域，本實施例中以互連區俯視形貌為L形為例。所述第二圖形109為條狀圖形。所述第二圖形109的排列方向與第一圖形107的排列方向相互平行。本實施例中，所述第二投影圖形橫跨互連區內的若干有源區。本實施例中，所述第二圖形109的排列方向與鰭部延伸方向相互平行，所述第二圖形109的排列方向與相鄰鰭部排列方向相互垂直。

所述第二圖形109投影於基底表面的圖形為第二投影圖形，所述第二投影圖形橫跨若干有源區，所述第二投影圖形與至少一個第二投影圖形相鄰，且所述第一投影圖形與相鄰第二投影圖形之間的區域用於定義橫跨若干源漏區表面的源漏金屬層。

當第二圖形109傳遞至光刻膠膜內形成光刻膠層時，所述光刻膠層投影於基底表面的圖形與第二投影圖形相重合。

本實施例中，採用第一層掩膜版版圖108和第二層掩膜版版圖106相結合，定義出位於源漏區表面的源漏金屬層的形狀和位置。本實施例中，無需考慮第一層掩膜版版圖106與第二層掩膜版版圖108中的圖形對準問題，從而避免了圖形對準問題引入的對準誤差，採用本實施例提供的第一層掩膜版版圖106和第二層掩膜版版圖108，能夠使形成的源漏金屬層的位置精確度和形貌精確度均有所提升，從而使得互連區內需要進行電連接的有源區之間具有良好的電連接性能。

並且，當基底中相鄰柵極結構之間的距離(gate pitch)越來越小時，採用本實施例提供的第一層掩膜版106和第二層掩膜版版圖108定義位於源漏區表面的源漏金屬層，能夠有效的改善形成的源漏金屬層的位置精確度和形貌精確度。

參考圖9至圖10，第三層掩膜版版圖111，所述第三層掩膜版版圖111內具有若干第三圖形112，所述第三圖形112用於定義與源漏金屬層電連接的第零層金屬層。

圖10示出了將第一層掩膜版版圖106(參考圖4)、第二層掩膜版版圖108、(參考圖6)第三層掩膜版版圖111中圖形傳遞至基底時，第一層掩膜版版圖106、第二層掩膜版版圖108、第三層掩膜版版圖111與基底之間的位置關係圖。

第三圖形112投影於基底表面的圖形為第三投影圖形，所述第三投影圖形位於源漏金屬層上方。當所述第三圖形112傳遞至光刻膠膜內形成具有開口的光刻膠層時，所述開口投影於基底表面的圖形與第三投影圖形相重合。

由於本實施例中，前述第一層掩膜版版圖106和第二層掩膜版版圖108定義出了將互連區內的若干有源區電連接的源漏金屬層，因此，所述第三投影圖形無需完全覆蓋互連區，所述第三投影圖形與源漏金屬層具有重合部分，所述第三投影圖形位於部分互連區上方，第三圖形112定義出的第零層金屬層能夠將互連區內的若干有源區電連接，因此本實施例中第三圖形112的工藝窗口增加了，對第三圖形112的位置精確度和形貌精確度的要求降低，從而減小半導體生產工藝難度且增加工藝靈活性。

本實施例中，所述第三層掩膜版版圖為雙重圖形化的版圖，包括：第三上層掩膜版版圖，所述第三上層掩膜版版圖內具有若干第一子圖形，所述第一子圖形投影於基底表面的投影圖形為第一子投影圖形，所述第一子投影圖形位於部分源漏金屬層上方，且橫跨若干個有源區；第三下層掩膜版版圖，所述第三下層掩膜版版圖內具有若干第二子圖形，所述第二子圖形投影於基底表面的投影圖形為第二子投影圖形，所述第二子投影圖形位於另一部分源漏金屬層上方，且橫跨若干個有源區，其中，所述第一子圖形和第二子圖形 構成所述第三圖形，每一第一子投影圖形與至少一個第二子投影圖形相鄰，所述第一子投影圖形與第二子投影圖形相互平行排列。

參考圖11至圖12，第四層掩膜版版圖113，所述第四層掩膜版版圖113內具有若干第四圖形114，所述第四圖形114用於定義與柵極結構電連接的第零層柵金屬層。

圖12示出了將第一層掩膜版版圖106、第二層掩膜版版圖108、第三層掩膜版版圖111、第四層掩膜版版圖113中圖形傳遞至基底時，第一層掩膜版版圖106、第二層掩膜版版圖108、第三層掩膜版版圖111、第四層掩膜版版圖113與基底之間的位置關係圖。

所述第四圖形114投影於基底表面的圖形為第四投影圖形，所述第四投影圖形位於柵極結構上方。當所述第四圖形114傳遞至光刻膠膜內形成具有開口的光刻膠層時，所述開口投影於基底表面的圖形與第四投影圖形相重合。

本實施例中，所述第四圖形114為條狀圖形。

本實施例中，所述第四層掩膜版版圖113為雙重圖形化的版圖，包括：第四上層掩膜版版圖，所述第四上層掩膜版版圖內具有若干第三子圖形，所述第三子圖形投影於基底表面的圖形為第三子投影圖形，所述第三子投影圖形位於部分柵極結構上方，且橫跨若干個有源區；第四下層掩膜版版圖，所述第四下層掩膜版版圖內具有若干第四子圖形，所述第四子圖形投影於基底表面的圖形為第四子投影圖形，所述第四子投影圖形位於另一部分柵極結構上方，且橫跨若干個有源區，其中，所述第三子圖形和第四子圖形構成所述第四圖形，每一第三子投影圖形與至少一個第四子投影圖形相鄰，所述第三子投影圖形與第四子投影圖形相互平行排列。

本發明實施例還提供一種形成半導體結構的方法，採用上述提供的掩膜版版圖形成半導體結構中的局部金屬互連層。圖13至圖25為本發明一實施例提供的半導體結構形成過程的結構示意圖。

首先，參考圖2及圖3，提供包括若干有源區和將相鄰有源區隔離開的隔離區的基底，所述基底表面形成有柵極結構，所述柵極結構兩側的有源區基底內形成有源漏區；所述基底表面還形成有層間介質層204，所述層間介質層 204覆蓋柵極結構側壁表面。

有關有源區，隔離區、基底、柵極結構、源漏區以及層間介質層204的描述請相應參考前述說明，在此不再贅述。

如無特別說明，後續提供的半導體結構示意圖中左側圖均為圖2沿XX1方向的剖面結構示意圖，右側圖均為圖2沿YY1方向的剖面結構示意圖。

參考圖13，在所述層間介質層204頂部表面、第一柵極結構頂部表面、以及第二柵極結構頂部表面形成第一掩膜層231；在所述第一掩膜層231頂部表面形成第二掩膜層232。

所述第一掩膜層231和第二掩膜層232的材料不同，從而使得後續刻蝕工藝對第一掩膜層231和第二掩膜層232的刻蝕速率不同。所述第一掩膜層231的材料為氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、氮化鈦或氮化鉭；所述第二掩膜層232的材料為氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、氮化鈦或氮化鉭。

後續會以圖形化後的第一掩膜層231為掩膜刻蝕層間介質層204，形成暴露出第一源漏區的第一通孔，形成暴露出第二源漏區的第二通孔。為了提高後續刻蝕工藝對第一掩膜層231和層間介質層204的刻蝕選擇比，使得後續形成的第一通孔和第二通孔具有良好形貌，採用氮化鈦或氮化鉭作為第一掩膜層231的材料，採用氧化矽、氮化矽、氮氧化矽、碳氮化矽或碳氮氧化矽作為第二掩膜層232的材料。

本實施例中，所述第一掩膜層231的材料為氮化鈦，所述第二掩膜層232的材料為氧化矽。

參考圖14，在所述第二掩膜層232表面形成第一光刻膠膜；將第一層掩膜版版圖106(參考圖4)中的第一圖形107(參考圖4)傳遞至第一光刻膠膜中，形成若干分立的第一光刻膠層301，所述第一光刻膠層301投影於柵極結構頂部表面的投影圖形至少鋪滿柵極結構頂部表面，相鄰第一光刻膠層301之間具有第一開口，所述第一開口的圖形貫穿所述源漏區和位於相鄰源漏區之間的隔離區。

所述第一光刻膠層301的位置和形貌由第一圖形107定義。本實施例中， 所述若干第一光刻膠層301平行排列，所述第一光刻膠層301的排列方向與鰭部202排列方向相互垂直，且第一光刻膠層301的排列方向與柵極結構排列方向相互平行；所述第一開口位於部分隔離層203正上方，還位於緊挨所述部分隔離層203的源漏區正上方。

所述第一光刻膠層301橫跨互連區內的有源區。所述第一光刻膠層301的圖形為條狀圖形，所述第一開口為條狀圖形，所述第一光刻膠層301至少覆蓋第一柵極結構整個頂部以及第二柵極結構整個頂部，因此，所述第一光刻膠層301投影於第一柵極結構頂部表面投影圖形至少鋪滿所述第一柵極結構頂部表面，所述第一光刻膠層301投影於第二柵極結構頂部表面的投影圖形至少鋪滿所述第二柵極結構。本實施例中，為了防止後續形成的金屬矽化物層與第一柵極結構、第二柵極結構電連接，所述第一光刻膠層301投影於第一柵極結構頂部表面的投影圖形面積大於第一柵極結構頂部表面面積，所述第一光刻膠層301投影於第二柵極結構頂部表面的投影圖形面積大於第二柵極結構頂部表面面積，從而使得後續形成的接觸通孔側壁不會將第一柵極結構側壁表面和第二柵極結構側壁表面暴露。在沿所述若干第一光刻膠層301的排列方向上，所述第一光刻膠層301尺寸大於第一柵極結構尺寸；在沿所述若干第一光刻膠層301的排列方向上，所述第一光刻膠層301尺寸大於第二柵極結構尺寸。

所述鰭部202的數量大於1，所述第一開口的圖形貫穿至少一個鰭部202內的源漏區，所述第一開口的圖形至少貫穿互連區內的若干個鰭部202中的源漏區。本實施例中，相鄰第一光刻膠層301之間的第一開口分別位於第一源漏區、第二源漏區的正上方，所述第一開口還位於相鄰鰭部202之間的隔離層203正上方。所述第一開口的圖形貫穿所述第一源漏區或第二源漏區，且所述第一開口的圖形貫穿至少一個鰭部202內的第一源漏區或第二源漏區。

由於本實施例中，第一光刻膠層301具有較大的圖形尺寸，使得形成第一光刻膠層301工藝受到光刻工藝極限的影響小，形成的第一光刻膠層301具有較高的位置精確度和形貌精確度，從而使得後續在層間介質層204內形成的第一通孔、第二通孔的位置精確度和形貌精確度均得到提高。

參考圖15，以所述第一光刻膠層301(參考圖14)為掩膜，刻蝕所述第 二掩膜層232直至暴露出第一掩膜層231頂部表面。

本實施例中，採用幹法刻蝕工藝，以第一光刻膠層301為掩膜刻蝕所述第二掩膜層232，將第一光刻膠層301圖形傳遞至第二掩膜層232內。由於第一掩膜層232和第二掩膜層231的材料不同，使得幹法刻蝕工藝對第二掩膜層232的刻蝕速率大於對第一掩膜層231的刻蝕速率。

在刻蝕第二掩膜層232直至暴露出第一掩膜層231頂部表面的過程，實際上為將第一層掩膜版版圖106中的第一圖形107傳遞至第二掩膜層232的過程，使得刻蝕後第二掩膜層232至少覆蓋第一柵極結構頂部，刻蝕後第二掩膜層232至少覆蓋第二柵極結構頂部。本實施例中，為了避免後續形成的第一通孔暴露出第一柵極結構側壁，避免後續形成的第二通孔暴露出第二柵極結構側壁，刻蝕後第二掩膜層232的尺寸大於第一柵極結構頂部尺寸，刻蝕後第二掩膜層232的尺寸大於第二柵極結構頂部尺寸。

相鄰刻蝕後第二掩膜層232之間的圖形位於第一源漏區214上方、第二源漏區224上方以及第一源區214和第二源漏區224之間的隔離層203上方。

接著，去除所述第一光刻膠層301，採用溼法去膠或灰化工藝去除所述第一光刻膠層301。

參考圖16，在所述刻蝕後第二掩膜層232表面、以及暴露出的第一掩膜層231表面形成第二光刻膠膜；將第二層掩膜版版圖108(參考圖6)中的第二圖形109(參考圖6)傳遞至第二光刻膠膜中，形成若干平行排列的第二光刻膠層302。

具體的，採用第二層掩膜版版圖108對所述第二光刻膠膜進行曝光處理；接著，對曝光處理後的第二光刻膠膜進行顯影處理，第二圖形109傳遞至第二光刻膠膜中，形成所述第二光刻膠層302，所述第二光刻膠層302位於暴露出的第一掩膜層231部分表面。

本實施例中，所述第二光刻膠層302的位置和形貌由第二圖形109定義，由於所述第二圖形109之間的區域用於定義基底中的有源區，所述第二圖形109用於定義位於相鄰有源區之間的隔離區，使得相鄰第二光刻膠層302之間的區域位於基底201中的有源區正上方，所述第二圖形層302位於相鄰源漏 區之間的隔離層203正上方。因此，所述相鄰第二光刻膠層302之間的區域位於第一柵極結構以及第一源漏區214正上方，所述相鄰第二光刻膠層302之間的區域位於第二柵極結構以及第二源漏區224正上方。

本實施例中，形成的第二光刻膠層橫跨互連區內的有源區，以便後續在互連區內形成第一通孔和第二通孔。

所述第二光刻膠層302的圖形尺寸較大，因此形成第二光刻膠層302的工藝受到光刻極限的影響較小，使得形成的第二光刻膠層302具有較高的位置精確度和形貌精確度。

同時，本實施例中，後續形成的第一通孔側壁形貌與第一光刻膠層301或第二光刻膠層302中的一種圖形側壁形貌有關，無需考慮第一光刻膠層301和第二光刻膠層302中的圖形對準問題，且避免了第一光刻膠層301和第二光刻膠層302進行圖形對準時出現的對準誤差問題、圖形線端終點誤差問題，因此，本實施例後續形成的第一通孔和第二通孔形貌優良。

參考圖17，以所述第二光刻膠層302為掩膜，刻蝕去除所述暴露出的第一硬掩膜層231直至暴露出層間介質層204表面，在所述第一區域I第一硬掩膜層231內形成第一溝槽303，在所述第二區域II第一硬掩膜層231內形成第二溝槽304。

本實施例中，採用幹法刻蝕工藝，刻蝕去除所述暴露出的第一硬掩膜層231直至暴露出層間介質層204表面。

所述第一溝槽303位於第一源漏區正上方，所述第一溝槽303的圖形貫穿至少一個鰭部202內的第一源漏區。所述第二溝槽304位於第二源漏區正上方，所述第二溝槽304的圖形貫穿至少一個鰭部202內的第二源漏區。

本實施例中，所述第一溝槽303的圖形橫跨互連區，所述第一溝槽303橫跨若干個第一源漏區；所述第二溝槽304的圖形橫跨互連區，所述第二溝槽304橫跨若干個第二源漏區。

由前述分析可知，所述第一圖形層301和第二圖形層302中的圖形位置精確度和形貌精確度良好，第一溝槽303的邊界形貌僅與第一圖形層301和第二圖形層302中的一種圖形側壁形貌有關，且本實施例中無需考慮第一圖 形層301和第二圖形層302中的圖形對準問題以及圖形線端終點問題，避免了圖形對準誤差、圖形線端終點誤差和尖角圓化的問題，因此形成的第一溝槽303和第二溝槽304也具有良好的位置精確度和形貌精確度，從而提高後續形成的第一通孔和第二通孔的形貌。

接著，去除所述第二圖形層302，採用溼法去膠或灰化工藝去除所述第二圖形層302。

參考圖18，去除所述第二光刻膠層302(參考圖17)。

採用溼法去膠或灰化工藝去除所述第二光刻膠層302。

參考圖19，以所述第一掩膜層231為掩膜，沿第一溝槽303(參考圖18)向基底表面方向刻蝕所述層間介質層204，形成貫穿所述第一區域I層間介質層204的第一通孔313，所述第一通孔313暴露出第一源漏區表面；沿第二溝槽304(參考圖18)向基底表面方向刻蝕所述層間介質層204，形成貫穿所述第二區域II層間介質層204的第二通孔314，所述第二通孔314暴露出第二源漏區表面。

採用幹法刻蝕工藝，刻蝕所述第一區域I層間介質層204形成第一通孔313，刻蝕所述第二區域II層間介質層204形成第二通孔314。

本實施例中，所述第一掩膜層231的材料為氮化鈦，所述第二掩膜層232(參考圖18)的材料為氧化矽，所述層間介質層204的材料為氧化矽，為此，在以第一掩膜層231為掩膜刻蝕層間介質層204的工藝過程中，所述第二掩膜層232會被刻蝕去除。且刻蝕工藝對第一掩膜層231和層間介質層204具有較高的刻蝕選擇比，從而使得形成的第一通孔313和第二通孔314具有良好形貌。

所述第一通孔313的圖形貫穿至少一個鰭部202內的第一源漏區，所述第二通孔314的圖形貫穿至少一個鰭部202內的第二源漏區。本實施例中，所述第一通孔313橫跨互連區，所述第一通孔313橫跨若干個鰭部202內的第一源漏區，暴露出所述若干個第一源漏區表面，從而使得後續形成的源漏金屬層將不同有源區內的第一源漏區電連接；所述第二通孔314橫跨互連區，所述第二通孔314橫跨若干個鰭部202內的第二源漏區，暴露出所述若干個 第二源漏區表面，從而使得後續形成的源漏金屬層將不同有源區內的第二源漏區電連接。且在形成第一通孔313和第二通孔314的刻蝕工藝過程中，還會刻蝕去除位於相鄰第一源漏區之間或相鄰第二源漏區之間的部分厚度層間介質層204，因此所述第一通孔313還會暴露出相鄰第一源漏區之間的層間介質層204，所述第二通孔314還會暴露出相鄰第二源漏區之間的層間介質層204。

本實施例中，所述第一通孔313暴露出第一源漏區整個頂部表面，所述第二通孔314暴露出第二源漏區整個頂部表面。在其他實施例中，所述第一通孔暴露出第一源漏區部分頂部表面，所述第二通孔暴露出第二源漏區部分頂部表面。

由前述分析可知，本實施例中，所述第一通孔313和第二通孔314的側壁形貌僅與第一光刻膠層301或第二光刻膠層302中的一種圖形側壁形貌有關，第一光刻膠層301和第二光刻膠層302均具有較高的位置精確度和形貌精確度，且無需考慮第一光刻膠層301和第二光刻膠層302的圖形對準問題，從而避免了圖形對準誤差問題、圖形線端終點問題以及尖角圓化問題，因此，本實施例形成的第一通孔313和第二通孔314具有較高的位置精確度和形貌精確度，且第一通孔313和第二通孔314受到工藝節點不斷減小的影響小，提高了工藝靈活性，使得形成的第一通孔313和第二通孔314側壁形貌良好，所述第一通孔313和第二通孔314具有較高的位置精確度和形貌精確度，從而使得後續形成的源漏金屬層具有較高的位置精確度和形貌精確度，使得互連區內的有源區之間具有良好的電連接性能。

在形成所述第一通孔313和第二通孔314之後，在所述第一源漏區、第二源漏區頂部表面形成金屬矽化物層(未圖示)，所述金屬矽化物層有利於減小第一源漏區與後續形成的源漏金屬層之間的接觸電阻、減小第二源漏區與後續形成的源漏金屬層的接觸電阻。本實施例中，所述金屬矽化物層的材料為矽化鎳，形成所述金屬矽化物層的工藝步驟包括：在所述第一掩膜層231表面、第一通孔313底部和側壁表面、第二通孔314底部和側壁表面形成鎳層；對所述鎳層進行退火處理，使得鎳層中的鎳與第一源漏區中的矽發生金屬矽化反應，在第一源漏區表面形成金屬矽化物層，使得鎳層中的鎳與第二 源漏區中的矽發生金屬矽化反應，在第二源漏區表面形成金屬矽化物層；去除剩餘的鎳層。

參考圖20，形成填充滿所述第一通孔313(參考圖19)和第二通孔314(參考圖19)的源漏金屬層241，所述源漏金屬層241還位於第一掩膜層231頂部表面。

所述源漏金屬層241的材料為銅、鋁、鎢、金、銀或鈦中的一種或多種；採用化學氣相沉積、物理氣相沉積或原子層沉積工藝形成所述源漏金屬層241。本實施例中，所述源漏金屬層241的材料為鎢，採用物理濺射工藝形成所述源漏金屬層241。

參考圖21，去除高於第一掩膜層231(參考圖20)頂部表面的源漏金屬層241；去除所述第一掩膜層231。

本實施例中，採用化學機械研磨工藝，研磨去除高於第一掩膜層231頂部表面的源漏金屬層241，還研磨去除第一掩膜層231。為了簡化工藝步驟，還研磨去除高於第一柵極結構頂部表面和第二柵極結構頂部表面的源漏金屬層241，因此，本實施例中，所述源漏金屬層241頂部與第一柵極結構頂部、第二柵極結構頂部齊平。在其他實施例中，所述源漏金屬層頂部還能夠高於第一柵極結構頂部和第二柵極結構頂部。

通過源漏金屬層241使第一源漏區與後續形成的第零金屬層電連接，使第二源漏區與後續形成的第零金屬層電連接。由前述分析可知，由於第一通孔313(參考圖19)和第二通孔314(參考圖19)具有較高的位置精確度和形貌精確度，因此本實施例中形成的源漏金屬層241也相應具有良好的位置精確度和形貌精確度，通過所述源漏金屬層241將互連區內的若干有源區電連接，且所述若干有源區之間具有良好的電連接性能，從而有利於改善半導體結構的整體性能。

參考圖22，在所述第一柵極結構頂部表面、第二柵極結構頂部表面、源漏金屬層241頂部表面以及層間介質層204頂部表面形成第一介質層242；在所述第一介質層242表面形成第三掩膜層243。

所述第一介質層242的材料包括氧化矽、氮化矽、氮氧化矽或碳氮氧化 矽。本實施例中，所述第一介質層242的材料為氧化矽，所述第三掩膜層243的材料包括氮化矽。

參考圖23，將第三層掩膜版版圖111(參考圖9)中的第三圖形112(參考圖9)傳遞至第三掩膜層243內，在所述第三掩膜層243內形成位於源漏金屬層241上方的第三開口306；將第四層掩膜版版圖113(參考圖11)中的第四圖形114(參考圖11)傳遞至第三掩膜層243內，在所述第三掩膜層243內形成位於柵極結構上方的第四開口305。

後續在所述第三開口306內填充滿導電層形成第零層金屬層，所述第零層金屬層將互連區內的有源區電連接。由於前述形成的源漏金屬層241已經實現了互連區內的有源區電連接目的，因此，本實施例中形成的第三開口306無需橫跨互連區，所述第三開口306底部與源漏金屬層241頂部表面具有重合部分即可，所述第三開口306位於部分互連區上方，從而降低了形成第三開口306的工藝難度，提高了半導體工藝靈活性。

本實施例中，將第三層掩膜版版圖111中的第三圖形112傳遞至第三掩膜層243內的工藝步驟包括：在所述第三掩膜層243表面形成第三光刻膠膜；將第三上層掩膜版內的第一子圖形傳遞至第三光刻膠膜內，形成第三光刻膠層；以所述第三光刻膠層為掩膜刻蝕所述第三掩膜層243直至暴露出第一介質層242表面；去除所述第三光刻膠層；在所述暴露出的第一介質層242表面以及刻蝕後第三掩膜層243表面形成第四光刻膠膜；將第三下層掩膜版內的第二子圖形傳遞至第四光刻膠膜內，形成第四光刻膠層；以所述第四光刻膠層為掩膜刻蝕所述第三掩膜層243直至暴露出第一介質層242表面；去除所述第四光刻膠層。在其他實施例中，所述第三層掩膜版版圖還能夠為單層掩膜版版圖。

本實施例中，將第四層掩膜版版圖113中的第四圖形114傳遞至第三掩膜層243內的工藝步驟包括：在所述第三掩膜層243表面形成第五光刻膠膜；將第三上層掩膜版內的第一子圖形傳遞至第五光刻膠膜內，形成第三五刻膠層；以所述第五光刻膠層為掩膜刻蝕所述第三掩膜層243直至暴露出第一介質層242表面；去除所述第五光刻膠層；在所述暴露出的第一介質層242表面以及刻蝕後第三掩膜層243表面形成第六光刻膠膜；將第三下層掩膜版內 的第二子圖形傳遞至第六光刻膠膜內，形成第六光刻膠層；以所述第六光刻膠層為掩膜刻蝕所述第三掩膜層243直至暴露出第一介質層242表面；去除所述第六光刻膠層。

在其他實施例中，所述第四層掩膜版版圖還能夠為單層掩膜版版圖。在其他實施例中，所述第三開口和第四開口還能夠採用同一光刻膠層定義形成。

參考圖24，以所述第三掩膜層243為掩膜，沿第三開口306(參考圖23)底部刻蝕所述第一介質層242，在所述第一介質層242內形成暴露出源漏金屬層241部分表面的第一凹槽316；以所述第三掩膜層243為掩膜，沿第四開口305(參考圖23)底部刻蝕所述第一介質層242，在所述第一介質層242內形成暴露出柵極結構頂部表面的第二凹槽315。

本實施例中，將第三層掩膜版版圖中的第三圖形傳遞至第一介質層242內，在所述第一介質層242內形成第一凹槽316；將第四層掩膜版版圖中的第四圖形傳遞至第一介質層242內，在所述第一介質層242內形成第二凹槽315。

參考圖25，形成填充滿所述第一凹槽316(參考圖24)的第零層金屬層326；形成填充滿所述第二凹槽315(參考圖24)的第零層柵金屬層325。

所述第零層金屬層326的材料為銅、鋁、鎢、金、銀或鈦中的一種或多種；所述第零層柵金屬層325的材料為銅、鋁、鎢、金、銀或鈦中的一種或多種。本實施例中，所述第零層金屬層326的材料為鎢，所述第零層柵金屬層325的材料為鎢。

由於前述形成的源漏金屬層241已經將互連區內的不同有源區電連接起來，因此，本實施例中形成的第零層金屬層326無需覆蓋整個互連區，所述第零層金屬層326與源漏金屬層241之間電連接即可，從而使得形成第零層金屬層326的工藝窗口變大，使得互連區中若干有源區之間的電連接性能得到提高，進而改善形成的半導體結構的電學性能。

雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。