振蕩器的製造方法

2023-05-02 12:27:31

振蕩器的製造方法
【專利摘要】本發明提供一種振蕩器。本發明利用第一寄存器（3）來輸出與標稱頻率相對應的數字值。利用第二寄存器（41）來輸出對於標稱頻率由頻率比率而表示的頻率的調整量。在第二寄存器（41）的後段設置內插處理部（8），並在所述內插處理部（8）中分為從第二寄存器（41）輸出的32比特的數字值中的高位24比特與低位8比特。而且，以與低位8比特相應的比率輸出「+1」與「-1」（十進位值），並將該值加上高位24比特的數字值。因此，頻率的調整量發生變動，但從時間平均來看，頻率調整量的解析度高於由24比特指定的解析度。
【專利說明】振蕩器

【技術領域】
[0001]本發明涉及一種以與頻率設定信號相應的頻率進行振蕩的振蕩器。

【背景技術】
[0002]作為晶體振蕩器的代表者，使用了考畢茲(Colpitts)電路的晶體振蕩器已為人所知。該晶體振蕩器的振蕩頻率的調整是通過改變施加到變容二極體(varicap diode)的電壓，並改變變容二極體的電容來進行。圖9表示控制電壓與振蕩頻率的關係的一例。振蕩頻率的可變幅度是:與變容二極體中的電壓-電容的線性區域相對應。然而，利用模擬電壓進行頻率的調整的方法會因模擬的直流電壓的不穩定性或控制用的信號線的噪聲所引起的輸出的噪聲退化(noise degradation)等,而難以確保正確的頻率控制與頻率的高穩定度。此外，利用模擬控制進行的頻率調整是:為了提高調整精度而需要抑制元件(device)的特性的不均，但特性的不均小的元件則具有高價的傾向。
[0003]而且，在使用了可變電容器件的情況下，由可變電容器件的非線性區域而引起的頻率調整的極限、可變電容器件的經年變化所致的頻率的變動等問題也變得顯著。另一方面，在全球定位系統(Global Position System, GPS)等要求高頻率穩定度(frequencystability)的領域,也有頻率的容許變化率為10_9級(order)的情況,從而存在難以應對所述要求的課題。
[0004]專利文獻I中記載了如下內容:利用直接數字式頻率合成器(Direct DigitalSynthesizer, DDS)而生成被放入至鎖相迴路(phase-locked loop, PLL)的參考脈衝，並將與振蕩電路部的振蕩頻率相應的頻率設定值以數字值而輸入到DDS中，由此進行振蕩頻率的調整。另一方面，從用戶方面來說有如下請求或要求，即，根據用戶方的振蕩頻率的使用範圍，想要在其使用範圍內高精度地進行頻率的設定，或確保對於頻率設定高的解析度。由用戶所要求的頻率的可變範圍有各種，但就製造商方而言有如下請求，即，將產品的硬體構成通用化，而且在提高頻率設定的解析度時，想要儘可能減小電路規模。
[0005][現有技術文獻]
[0006][專利文獻]
[0007][專利文獻I]日本專利特開2012-170050號公報


【發明內容】

[0008]本發明鑑於所述情況而完成，其目的在於提供一種振蕩器，所述振蕩器可高精度地調整頻率，且可在對於設定頻率獲得高的解析度的同時抑制電路規模。
[0009]本發明是一種振蕩器，構成為通過將頻率的設定值輸入到振蕩電路部中而從所述振蕩電路部獲得與所述頻率的設定值相應的頻率的輸出，所述振蕩器的特徵在於包括:
[0010]設定值輸出部，將用以指定頻率的設定值的值以數字值而加以輸出；
[0011]內插電路部，內插從所述設定值輸出部輸出的數字值的比特中的低位比特的數字值；以及
[0012]加法部，用於將所述內插電路部的輸出值與從所述設定值輸出部輸出的數字值中的高位比特的數字值相加，並輸出用以指定頻率的設定值的相加值，
[0013]從所述內插電路部輸出的信號為:利用時鐘信號而同步地輸出且彼此不同的第一值與第二值的時間序列數據，第一值與第二值的各輸出次數是:由與所述低位比特的數字值相對應的比率而決定。
[0014][發明的效果]
[0015]本發明將用以指定頻率的設定值的值以數字值而加以輸出。因此，在如利用模擬的直流電壓來設定頻率這樣的情況下，電壓的不穩定性或控制用的信號線的噪聲所引起的輸出的噪聲退化等問題得以解決，從而可確保正確的頻率控制與頻率的高穩定度。
[0016]而且，將用以指定頻率的設定值的數字值分為高位比特與低位比特，利用時鐘信號同步地輸出彼此不同的第一值與第二值。將所述第一值及第二值與高位比特的值相加，並且第一值及第二值的各輸出次數由與低位比特的數字值相對應的比率而決定。因此，如果極其示意性地進行說明，則即便例如高位比特的設定頻率的解析度設為lppm，設定頻率也會在例如I秒內，在以Ippm為單位決定的值加上第一值所得的值與以Ippm為單位決定的值加上第二值所得的值之間發生變化。
[0017]因此該I秒的設定頻率可稱作所述相加值的平均值。現在，例如為IOMHz的振蕩器，以所述高位比特的I比特量計10000000Hz為10000010Hz。而且，可知若第一值為「+1」，第二值為「-1」，固定時間內的所述值的輸出次數的比率為75%，則I秒的振蕩器的平均頻率為{9999990Hz X l+10000010Hz X 3 } /4=10000005Hz，解析度提高。
[0018]第一值及第二值的輸出次數的比率為固定時間、例如I秒內的(第一值的輸出次數)/ (第一值的輸出次數+第二值的輸出次數)的值，由百分率來表示該值。通過如所述般進行信號處理，結果具有如下效果:能以少的比特數對於設定頻率獲得高的解析度，且可抑制電路規模。

【專利附圖】

【附圖說明】
[0019]圖1是表示本發明的實施方式的整體構成的方框圖。
[0020]圖2是表示相當於頻率調整量的數字值與其相對於標稱頻率(nominalfrequency)的變動率的關係的特性圖。
[0021]圖3是使本發明的實施方式中使用的寄存器的地址與數據相對應的說明圖。
[0022]圖4是表示本發明的實施方式中使用的內插電路部的方框圖。
[0023]圖5是使輸入到內插電路部的低位8比特的值與來自內插電路部的輸出值的關係建立對應關係而進行說明的時間圖。
[0024]圖6是表示輸入到內插電路部的低位8比特的值為「+32」的情況下的電壓控制振蕩器的輸出調整值的說明圖。
[0025]圖7是表示內插電路部的輸入輸出關係的特性圖。
[0026]圖8是表示本發明的另一實施方式的電路圖。
[0027]圖9是表示現有的振蕩器的控制電壓與振蕩頻率(輸出頻率)的關係的特性圖。
[0028]附圖標記:
[0029]1:振蕩電路部
[0030]2:微控制器
[0031]3:第一寄存器(標稱頻率輸出部)
[0032]6:高位計算機
[0033]7:振蕩電路部
[0034]8:內插處理部
[0035]11:DDS
[0036]12:電壓控制振蕩器
[0037]13:分頻器
[0038]14:相位比較部
[0039]15:電荷泵
[0040]16:環路濾波器
[0041]30:加法部
[0042]41:第二寄存器(頻率調整量輸出部)
[0043]42:第三寄存器(第一增益輸出部)
[0044]43:第四寄存器(第二增益輸出部)
[0045]44、45:乘法部
[0046]50:總線
[0047]51:外部存儲器
[0048]52:接口
[0049]71:數字/模擬轉換部
[0050]81:內插電路部
[0051]82:加法部
[0052]101:晶體振子
[0053]102:電感器
[0054]103:變容二極體
[0055]104:電晶體
[0056]105:控制輸入端子
[0057]106、107:為電阻
[0058]108、IO9:電容器
[0059]IN:輸入埠
[0060]Pl:值
[0061]OUT:輸出埠

【具體實施方式】
[0062]圖1是表示本發明的實施方式的振蕩器的整體構成的方框圖。該振蕩器是:作為輸出與所設定的頻率相應的頻率信號的頻率合成器而構成。該頻率合成器包括:振蕩電路部I以及微控制器2，該微控制器2具有輸出該振蕩電路部I的運行所需的參數的功能、且作為控制該振蕩電路部I的控制部。
[0063]振蕩電路部I包括直接數字式頻率合成器(Direct Digital Synthesizer,以下簡稱DDS) 11，該DDSll具備如下功能，即，通過被輸入作為頻率的設定信號的頻率數據(數字值)，而輸出與該頻率數據相對應的頻率的信號。作為DDS的一例，例如可列舉具備如下功能的DDS，S卩，由數字值生成與頻率數據相對應的鋸齒波，在每次構成該鋸齒波的數字值的排列中的、負的數字值變為正的數字值的時機(timing)(過零點(zero cross point))輸出矩形波。
[0064]從DDSll輸出的矩形波即頻率信號為參考(參照用)時鐘，因此，DDS11為參照用時鐘的輸出部。另一方面，成為振蕩電路部I的一部分的電壓控制振蕩器12的輸出是利用分頻器13而分頻，且利用相位比較部14對從分頻器13輸出的脈衝的相位與所述參考時鐘的相位進行比較。作為相位比較部14的比較結果的相位差是:由電荷泵(charge pump)15而被模擬化，經模擬化的信號被輸入到環路濾波器16中，並在所述環路濾波器16中積分。而且，環路濾波器16的輸出是作為控制電壓、而被輸入到電壓控制振蕩器12，這樣進行控制使得PLL (Phase locked loop)穩定。從電壓控制振蕩器12將與所述參考時鐘的頻率相對應的頻率、該例中相對於參考時鐘的頻率，將作為分頻比的分母的N倍的頻率的脈衝信號作為頻率合成器的輸出信號而加以輸出。
[0065]然後，對微控制器2進行說明。微控制器2具備:與頻率合成器的頻率設定相關的功能。本實施方式的頻率合成器構成為:能夠相對於由製造商方決定的標稱頻率，而在製造商方設定的可變幅度內可變。可變幅度是由相對於標稱頻率的比率(ppm)表示，在相對於標稱頻率例如為正(plus)側及負(minus)側設定相同的比率。作為可變幅度的具體例，如以標稱頻率±5ppm般來表示。因此，頻率合成器的用戶可在該可變幅度的範圍內調整頻率。換句話說，頻率合成器的製造商可根據來自用戶的請求而設定可變幅度。
[0066]3為相當於標稱頻率輸出部的第一寄存器，例如具有:利用32比特的數字值(數字數據)來設定標稱頻率的作用。
[0067]41為作為頻率調整量輸出部的第二寄存器，第二寄存器41例如具有如下作用:利用由2的補數表示的24比特的數字值(數字數據)來設定頻率調整量。第二寄存器41在該例中相當於頻率的設定值輸出部。該頻率調整量是為了在製造商方設定的可變幅度中，供用戶設定相對於標稱頻率的比率。一旦決定該頻率調整量，則如後述般對標稱頻率加上與所述比率相應的頻率，該相加值成為作為頻率設定信號的頻率數據。
[0068]在第二寄存器41的後段，設置對從第二寄存器41輸出的數字值進行內插處理(插值處理(interpolat1n processing))的內插處理部8。從容易掌握實施方式的內容的觀點考慮，將於以後對該內插處理部8進行敘述，而在進行關於內插處理部8的記載之前的說明中，設為不具有內插處理部8。微控制器3中設置著增益輸出部，該增益輸出部用以對由第二寄存器41設定的頻率調整量設定增益。增益輸出部包含:第三寄存器42，相當於用以設定第一增益Gl的第一增益輸出部；以及第四寄存器43，相當於用以設定第二增益G2的第二增益輸出部。44及45分別為乘法部。
[0069]增益Gl及增益G2是以如下方式來決定，即，由第二寄存器41設定的頻率調整量的最小值與可變幅度的下限值(例如_5ppm)相對應，由所述第二寄存器41設定的頻率調整量的最大值與可變幅度的上限值(例如+5ppm)相對應。即，如果將所述頻率調整量從最小值變為最大值，則頻率調整量XGl XG2的值例如在_5ppm?+5ppm之間變化。
[0070]第一增益Gl是作為例如由2的補數表示的8比特的數字值來表示。[0071 ] 第二增益G2是用以對將第一增益Gl乘以所述頻率調整量所得的值進行捨入處理(乘以2_n的處理(η為自然數))的值。第四寄存器43針對3比特的數字值的輸入，從2°、2_3、2_6、2_8、2_9、2_lcl、2_n、2_12的值中選擇與輸入值相對應的值來作為增益G2並加以輸出。將3比特的數字值與增益G2的關係表示於表一中。
[0072][表一]
[0073]

【權利要求】
1.一種振蕩器，構成為通過將頻率的設定值輸入到振蕩電路部中，而從所述振蕩電路部獲得與所述頻率的設定值相應的頻率的輸出，所述振蕩器的特徵在於包括: 設定值輸出部，將用以指定所述頻率的設定值的值以數字值而加以輸出； 內插電路部，內插從所述設定值輸出部輸出的數字值的比特中的低位比特的數字值；以及 加法部，用於將所述內插電路部的輸出值與從所述設定值輸出部輸出的數字值中的高位比特的數字值相加，並輸出用以指定所述頻率的設定值的相加值， 從所述內插電路部輸出的信號為:利用時鐘信號而同步地輸出、且彼此不同的第一值與第二值的時間序列數據， 所述第一值與所述第二值的各輸出次數是:由與所述低位比特的數字值相對應的比率而決定。
2.根據權利要求1所述的振蕩器，其特徵在於: 所述內插電路部中使用的時鐘信號的頻率是:比所述振蕩器的輸出頻率低。
3.根據權利要求1所述的振蕩器，其特徵在於: 所述振蕩電路部包括: 直接數字式頻率合成器，被輸入所述頻率的設定值；以及 鎖相迴路，被輸入根據所述直接數字式頻率合成器的輸出而生成的參考信號。
4.根據權利要求1所述的振蕩器，其特徵在於還包括: 標稱頻率輸出部，輸出與標稱頻率相對應的數字值；以及 頻率調整量輸出部，為了根據頻率的比率來設定頻率相對於所述標稱頻率的調整量，而輸出與所述比率相對應的數字值； 所述設定值輸出部是相當於所述頻率調整量輸出部。
5.根據權利要求4所述的振蕩器，其特徵在於還包括: 增益輸出部，輸出數字值，所述數字值與應乘以從所述頻率調整量輸出部輸出的數字值的增益相對應； 乘法部，將從所述增益輸出部輸出的增益乘以從所述頻率調整量輸出部輸出的數字值；以及 加法部，將從所述標稱頻率輸出部輸出的數字值與從所述乘法部輸出的數字值相加，並作為頻率的設定信號而輸出， 對能夠由所述頻率調整量輸出部設定的數字值的最小值，分配由頻率的比率表示的頻率可變幅度的下限值，並且，對能夠由所述頻率調整量輸出部設定的數字值的最大值，分配由頻率的比率表示的頻率可變幅度的上限值，以此方式來決定所述增益的值。
6.根據權利要求5所述的振蕩器，其特徵在於: 由所述增益輸出部輸出的增益包含:大於I的第一增益、及作為2的指數的倒數的第二增益， 由所述乘法部獲得的值為:將從所述頻率調整量輸出部輸出的數字值與所述第一增益及所述第二增益相乘所得的值。
7.根據權利要求1所述的振蕩器，其特徵在於: 所述第一值及第二值中的一方是以十進位值計為-1，另一方是以十進位值計為+1。
8.根據權利要求1所述的振蕩器，其特徵在於: 所述內插電路部包括: 西格瑪電路，以預先設定的時間生成佔空比的平均值為與所述低位比特的數字值相應的值的脈寬調製信號；以及 電路，利用所述脈寬調製信號的「高」電平及「低」電平中的一方來輸出所述第一值，且利用另一方來輸出所述第二值。
9.根據權利要求1所述的振蕩器，其特徵在於: 從所述設定值輸出部輸出的數字值為32比特的數字值， 所述低位比 特為所述32比特中的低位8比特。
【文檔編號】H03L7/18GK104079296SQ201410120710
【公開日】2014年10月1日 申請日期:2014年3月27日 優先權日:2013年3月29日
【發明者】赤池和男, 古幡司 申請人:日本電波工業株式會社