降低電磁幹擾的膜上晶片布線方法與結構的製作方法
2023-05-23 14:38:06 1
專利名稱：降低電磁幹擾的膜上晶片布線方法與結構的製作方法
技術領域：
本發明涉及一種膜上晶片，尤指一種可降低電磁幹擾的膜上晶片的布線 方法及其相關結構。
背景技術：
膜上晶片(chip on film, COF ),為一種被廣泛運用來製造各種電子產品 零件的封裝技術，例如液晶顯示器(liquid crystal display, LCD )的驅動芯 片(IC)。然而，以膜上晶片封裝技術所製造的電子產品零件，在傳輸高速 信號(例如差動信號)時4艮容易產生電磁幹擾(electronic magnetic interference, EMI)的問題，因而使得電子產品的整體效能下降。有鑑於此， 如何抑止電磁幹擾成為膜上晶片封裝技術中一個重要的課題。
發明內容
因此本發明的目的在於提供一種膜上晶片的布線方法，來降低電磁幹擾 以解決上述的問題。
依據本發明的實施例，披露一種膜上晶片的布線方法。該方法包括提 供一可撓性電路板;在該可撓性電路板上設置一晶片，其中該晶片包含有一 第一信號接點(pad)、 一第二信號接點以及一接地接點；在該可撓性電路板 上設置一第一信號線(trace),其中該第一信號線電連接於該第一信號接點 以傳輸一第一信號；在該可撓性電路板上設置一第二信號線，其中該第二信 號線電連接於該第二信號接點以傳輸一第二信號；在該可撓性電路板上設置 一第 一接地線，其中該第 一接地線電連接於該接地接點且緊鄰於該第 一信號 線以降低電磁幹擾；以及在該可撓性電路板上設置一第二接地線，其中該第 二接地線電連接於該接地接點且緊鄰於該第二信號線以降低電磁幹擾，此 外，該第 一信號線與該第二信號線設置於該第 一接地線與該第二接地線之 間。
依據本發明的實施例，亦披露一種膜上晶片結構。該膜上晶片結構包括
4一可撓性電路板； 一晶片，設置於該可撓性電路板上，其中該晶片包含有一 第一信號接點、 一第二信號接點以及一接地接點； 一第一信號線，設置於該 可撓性電路板上，電連接於該第一信號接點以傳輸一第一信號； 一第二信號 線，設置於該可撓性電路板上，電連接於該第二信號接點以傳輸一第二信號； 一第一接地線，設置於該可撓性電路板上，電連接於該接地接點且緊鄰於該 第一信號線以降低電磁幹擾；以及一第二接地線，設置於該可撓性電路板上， 電連接於該接地接點且緊鄰於該第二信號線以降低電磁幹擾，此外，該第一 信號線與該第二信號線設置於該第 一接地線與該第二接地線之間。
圖1為本發明膜上晶片結構的一實施例的平面示意圖。 附圖標記"i兌明
10晶片
11第一信號接點
12第二信號接點
13接地接點
20可撓性電路板
21第一信號線
22第二信號線
23中央接地線
24第一接地線
25第二接地線
30扇出區
具體實施例方式
請參閱圖l,圖1為本發明膜上晶片結構100的一實施例的平面示意圖。 如圖1所示，膜上晶片結構100包含有一晶片10 (例如 一驅動IC)以及 一可撓性電路板20 (例如 一軟性印刷電路(flexible printed circuit, FPC ) 板)。晶片IO具有多個接點，包含有一第一信號接點11、 一第二信號接點 12以及一接地接點13;可撓性電路板20具有多條傳輸線，包含有一第一信號線21、 一第二信號線22、 一中央接地線23、 一第一接地線24以及一第二 接地線25。以下將對膜上晶片結構100的運作方式作進一步說明，然而，此 僅是作為範例說明之用，並非為本發明的限制。
如圖l所示，第一信號線21與第二信號線22設置於第一接地線24與 第二接地線25之間，第一信號線21相鄰於第二信號線22，第一接地線24 與第二接地線25互相對稱。在本實施例中，第一接地線24緊鄰且平行於第 一信號線21,第二接地線25亦緊鄰且平行於第二信號線22;第一信號線21 與第 一接地線24間的間隔等寬於第二信號線22與第二接地線25間的間隔； 第一接地線24的線寬等寬於第二接地線25的線寬。此外，第一接地線24 與第二接地線25由中央接地線23延伸出直到 一扇出區(fan-out area ) 30為 止，在扇出區30中第一信號線21與第二信號線22會向外扇出。
如圖l所示，晶片10通過結合其多個接點與可撓性電路板20上的部分 走線的內引腳而設置於可撓性電路板20上，第一信號線21電連接於第一信 號接點11以傳輸由第一信號接點11所輸出的一第一信號，第二信號線22 電連接於第二信號接點12以傳輸由第二信號接點12所輸出的一第二信號， 其中該第 一信號與該第二信號均為數據傳輸速率大於10 MHz的高速信號， 在本實施例中，第一信號與第二信號為一組分別具有正極性與負極性的差動 信號，而第一信號線21與第二信號線22為一組差動信號對，用以傳輸該組 差動信號。
此外，第一接地線24與第二接地線25經由中央接地線Z3電連接於接 地接點13,接地接點13則提供第一接地線24與第二接地線25 —接地電壓 準位，因此第一接地線24與第二接地線25能遮蔽第一信號線21與第二信 號線22傳輸該組差動信號(亦即高速信號)時所產生的電磁千擾。
在上述實施例中，第一接地線24與第二接地線25的形狀均為直線，且 平行於第一信號線21與第二信號線22,然而，此僅是本發明的一優選實施 例，而並非為本發明的限制，實作上，只要能降低電磁幹擾，任何形狀的接 地線均隸屬於本發明的範疇。
綜觀上述所云，本發明利用於連接一接地電壓準位且形狀相互對稱的接 地線之間設置高速信號線，以達到降低電磁幹擾的目的。
以上所述僅為本發明的優選實施例，凡依本發明權利要求所飫的等同變 化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種降低電磁幹擾的膜上晶片布線方法，包括提供一可撓性電路板；在該可撓性電路板上設置一晶片，其中該晶片包含有一第一信號接點、一第二信號接點以及一接地接點；在該可撓性電路板上設置一第一信號線，其中該第一信號線電連接於該第一信號接點以傳輸一第一信號；在該可撓性電路板上設置一第二信號線，其中該第二信號線電連接於該第二信號接點以傳輸一第二信號；在該可撓性電路板上設置一第一接地線，其中該第一接地線電連接於該接地接點且緊鄰於該第一信號線以降低電磁幹擾；以及在該可撓性電路板上設置一第二接地線，其中該第二接地線電連接於該接地接點且緊鄰於該第二信號線以降低電磁幹擾；其中該第一信號線與該第二信號線設置於該第一接地線與該第二接地線之間。
2. 如權利要求1所述的方法，其中該第一信號與該第二信號均為數據傳 輸速率大於10MHz的高速信號。
3. 如權利要求1所述的方法，其中該第一接地線與該第二接地線互相對稱。
4. 如權利要求3所述的方法，其中該第一信號線平行於該第一接地線， 該第二信號線平行於該第二接地線，以及該第 一信號線與該第 一接地線間的 間隔等寬於該第二信號線與該第二接地線間的間隔。
5. 如權利要求3所述的方法，其中該第 一接地線的線寬等寬於該第二接 地線的線寬。
6. 如權利要求3所述的方法，其中該第一信號線緊鄰於該第二信號線。
7. 如權利要求6所述的方法，其中該第 一信號與該第二信號為 一組分別 具有正極性與負極性的差動信號，該第一信號線與該第二信號線為一組差動 信號對以傳輸該組差動信號。
8. —種降低電磁幹擾的膜上晶片結構，包括 一可撓性電路板；一可撓性電路板；一晶片，設置於該可撓性電路板上，其中該晶片包含有一第一信號接點、 一第二信號接點以及一接地接點；一第一信號線，設置於該可撓性電路板上，電連接於該第一信號接點以 傳輸一第一信號；一第二信號線，設置於該可撓性電路板上，電連接於該第二信號接點以 傳輸一第二信號；一第一接地線，設置於該可撓性電路板上，電連接於該接地接點且緊鄰 於該第一信號線以降低電磁幹擾；以及一第二接地線，設置於該可撓性電路板上，電連接於該接地接點且緊鄰 於該第二信號線以降低電磁幹擾；其中該第 一信號線與該第二信號線設置於該第 一接地線與該第二接地 線之間。
9. 如權利要求8所述的結構，其中該第一信號與該第二信號均為數據傳 輸速率大於10MHz的高速信號。
10. 如權利要求8所述的結構，其中該第一接地線與該第二接地線互相 對稱。
11. 如權利要求10所述的結構，其中該第一信號線平行於該第一接地 線，該第二信號線平行於該第二接地線，以及該第一信號線與該第一接地線 間的間隔等寬於該第二信號線與該第二接地線間的間隔。
12. 如權利要求IO所述的結構，其中該第一接地線的線寬等寬於該第二 接地線的線寬。
13. 如權利要求10所述的結構，其中該第一信號線緊鄰於該第二信號線。
14. 如權利要求13所述的結構，其中該第一信號與該第二信號為一組分 別具有正極性與負極性的差動信號，該第 一信號線與該第二信號線為 一組差 動信號對以傳輸該組差動信號。
全文摘要
本發明公開了一種降低電磁幹擾的膜上晶片布線方法和結構。該方法包括提供一可撓性電路板；在該可撓性電路板上設置一晶片；以及在該可撓性電路板上設置一第一信號線、一第二信號線、一第一接地線以及一第二接地線。該第一、第二信號線設置於該第一與第二接地線之間，且該第一、第二接地線分別緊鄰於該第一、第二信號線。該晶片包含有一第一信號接點、一第二信號接點以及一接地接點，該第一、第二信號線分別電連接於該第一、第二信號接點，而該第一、第二接地線均電連接於該接地接點。
文檔編號H01L23/552GK101651133SQ200810210630
公開日2010年2月17日 申請日期2008年8月13日 優先權日2008年8月13日
發明者林致祥, 陳鵬吉 申請人:奇景光電股份有限公司