半導體結構及其形成和操作方法

2023-05-24 01:36:06 1

專利名稱：半導體結構及其形成和操作方法
技術領域：
本發明涉及半導體結構，特別涉及包括絕緣體上半導體(SOI)基板上的射頻開關
的半導體結構、其製造方法及其操作方法。
背景技術：
諸如場效應電晶體的半導體器件被用作模擬和射頻(RF)應用中的RF信號的開關 器件。絕緣體上半導體(SOI)基板典型地用於這樣的應用，這是因為埋入絕緣體層的低介 電常數而減少了器件間通過基板的寄生耦合。例如，包括塊體矽基板的整個基板的矽介電 常數約為11.7千兆赫的範圍。相反，隔離包含器件的頂半導體層與操作基板的氧化矽的介 電常數約為3.9。通過設置埋入絕緣體層，其介電常數低於塊體基板中半導體材料的介電常 數，SOI基板減少了各半導體器件與基板間的電容耦合，並且因此減少了半導體器件間通過 基板的二次電容耦合。 然而，即使採用SOI基板，由於射頻應用中採用的高頻範圍(例如，可為約900MHz 至約1.8GHz的範圍，也可包括甚至更高的頻率範圍)，半導體器件間電信號的二次電容耦 合也很顯著。這是因為電氣元件間的電容耦合隨頻率線性增加。 對於形成在SOI基板上的射頻(RF)開關，在頂半導體層中包括RF開關和信號處 理單元的半導體器件通過埋入絕緣體層與底半導體層電容耦合。即使頂半導體層中的半導 體器件採用約3V至約9V的電源電壓，天線電路中的瞬態信號和信號反射也可能將頂半導 體層中的實際電壓增加到約30V。這樣的電壓條件在經受該高電壓信號的器件間感生出顯 著的電容耦合，並在底半導體層的上部中感生出感應電荷層，其厚度和電荷極性在頂半導 體層的半導體器件中的RF信號頻率被改變。感應電荷層與頂半導體層中其它半導體器件 電容耦合，該頂半導體層包括RF開關意欲電絕緣的半導體器件。底半導體層中的感應電荷 層和其它半導體器件間的寄生電容耦合提供二次電容耦合，其為降低RF開關效用的寄生 耦合。在此情況下，雖然RF開關截止，但是RF信號通過二次電容耦合而施加給其它半導體 器件。 參看圖l，現有技術的射頻開關包括一組形成在絕緣體上半導體(SOI)基板8上 的串聯連接的場效應電晶體。S0I基板8包括底半導體層10、埋入絕緣體層20和頂半導 體層30。頂半導體層30包括頂半導體部分32和淺溝道隔離結構33，淺溝道隔離結構33 在相鄰頂半導體部分32之間設置電絕緣。每個場效應電晶體都包括柵極電極42、柵極電 介質40、柵極間隙壁(gatespacer)44和形成在頂半導體部分32中的源極區域和漏極區 域(未示出)。場效應電晶體經由一組接觸通路(via)88和金屬線98串聯連接。接觸通 路88埋在中段(M0L， middle-of-line)電介質層80中，並且金屬線98形成在互連層級 (interco皿ect-level)電介質層90中。 可達到約+/-30V的電壓幅度的高電壓信號通過電容耦合在底半導體層10的上部 中感生出感應電荷層ll，其由半導體器件和底半導體層IO之間的一組電容器22示意性表 示。當頂半導體層30中的半導體器件電位為負電位時，感應電荷層11包含正電荷；而當頂半導體層30中的半導體器件中電位為正電位時，其包含負電荷。半導體器件中的高頻RF 信號以與該RF信號的頻率相同的頻率誘發感應電荷層11的厚度以及感應電荷層中電荷極 性發生變化。 感應電荷層11中電荷消散所需的時間由RC時間常數表徵，RC時間常數由電容器 組22的電容和基板電阻決定。基板電阻是感應電荷層11和電接地之間的電阻，其典型地 由半導體晶片邊緣的邊封(edge seal)提供。基板電阻由感應電荷層11和電接地之間的 電阻器12象徵性地表示。該基板電阻可非常高，這是因為底半導體層IO典型地採用電阻 率約為50hms-cm的高電阻率半導體材料，以最小化渦流。此外，到邊緣接縫的橫向距離可 達到半導體晶片橫向尺寸的一半，例如，約lcm的量級。 這樣大的基板電阻12增加了感應電荷層11中電荷消散的RC時間常數，使其超過 了 RF信號周期的時間。因為RC時間常數大可有效地阻止感應電荷層11中的電荷消散，所 以即使在RF開關截止狀態期間，頂半導體層30中的半導體器件和底半導體層10之間的電 容耦合也會導致信號損耗。此外，寄生的RF信號通過感應電荷層11通過半導體器件的二 次電容耦合引入由RF開關與RF信號斷開的半導體器件中。 在RF信號的每個頻率周期的一半期間內，埋入絕緣體層20正下方的底半導體層 10的頂部處於聚積狀態，其中底半導體層10中的電荷載流子聚積在埋入絕緣體層20的底 面附近。具體地，當底半導體層10的導電類型為p型，且頂半導體部分32的電位相對於底 半導體層10的電位為負值時，或者當底半導體層10的導電類型為n型，且頂半導體部分32 的電位相對於底半導體層10的電位為正值時，則多數電荷載流子，即如果底半導體層10為 P型的空穴，如果底半導體層10為n型的電子，積聚在底半導體層10的上部以形成感應電 荷層11。感應電荷層11的厚度則與頂半導體部分32和底半導體層10之間的電壓差分的 平方根成比例。感應電荷層11的厚度以及感應電荷層中電荷量的變化產生RF頻率的附加 諧波信號，其被耦合到頂半導體部分32中的半導體器件，由此即使在RF開關截止時仍提供 寄生信號。 此外，在RF信號的每個頻率周期的另一半期間內，埋入絕緣體層20正下方的底半 導體層IO頂部處於耗盡狀態，其中底半導體層10中的電荷載流子被埋入絕緣體層20的底 面排斥。具體地，當底半導體層10的導電類型為p型，且頂半導體部分32的電位相對於底 半導體層10的電位為正值時，或者當底半導體層10的導電類型為n型，且頂半導體部分32 的電位相對於底半導體層10的電位為負值時，則多數電荷載流子，即如果底半導體層10為 P型的空穴，或如果底半導體層10為n型的電子，被底半導體層10的上部排斥以形成多數 電荷被耗盡的感應電荷層11。此外，當頂半導體部分32和底半導體層10之間的電壓差分 的大小足夠大時，包含少數電荷的反型層形成在感應電荷層11中，如果底半導體層10為p 型則該少數電荷為電子，如果底半導體層10為n型則該少數電荷為空穴。感應電荷層11中 的耗盡區和反型層的厚度取決於頂半導體部分32和底半導體層10之間的電壓差分大小。 感應電荷層11的厚度以及感應電荷層中電荷量的變化在RF信號頻率周期的此階段中產生 RF頻率的附加諧波信號，其被耦合到頂半導體部分32中的半導體器件，由此即使在RF開關 截止時仍提供寄生信號。 考慮到上述情況，需要提供為半導體器件與絕緣體上半導體(SOI)基板中的底半 導體層提供增強信號隔離的半導體結構、其製造方法以及其操作方法。
特別地，需要一種通過降低感生電荷層中的電荷效應產生RF信號的諧波成分的 半導體結構、其製造方法以及其操作方法。

發明內容
本發明提供包括到底半導體層上部分的偏置電接觸的半導體結構及其設計結構， 其中通過該偏置電接觸去除感應電荷層中的少數電荷載流子。 在本發明中，在絕緣體上半導體(SOI)基板的底半導體層中的埋入絕緣體層下面 形成導電類型與底半導體層相反的摻雜接觸區域。形成至少一個導電通路結構，其從互連 層級金屬線延伸通過中段(M0L)電介質層、頂半導體層中的淺溝道隔離結構和埋入絕緣體 層，而到達摻雜接觸區域。在操作期間，摻雜接觸區域偏置到使其處於或者接近RF開關中 的峰值電壓的電壓，以防止感應電荷層內反型層的形成。反型層中的電荷通過摻雜接觸區 域和至少一個導電通路結構排放。少數電荷載流子的快速放出減少了 RF開關中諧波的產 生和信號畸變。
根據本發明的一個方面，提供半導體器件的操作方法，其包括
提供半導體器件，其包括 絕緣體上半導體(SOI)基板，包括頂半導體層、埋入絕緣體層和具有第一導電類 型摻雜的底半導體層； 至少一個場效應電晶體，位於該頂半導體層上；
淺溝道隔離結構，橫向鄰接該至少一個場效應電晶體； 第一摻雜半導體區域，嵌入該底半導體層中且鄰接該埋入絕緣體層，並且具有第 二導電類型摻雜，其中該第二導電類型與該第一導電類型相反； 第二摻雜半導體區域，嵌入該底半導體層中且鄰接該埋入絕緣體層，並且具有第 一導電類型摻雜而不鄰接該第一摻雜半導體區域； 至少一個第一導電通路，從中段(M0L)電介質層的頂面延伸穿過MOL電介質層、淺 溝道隔離結構、埋入絕緣體層，而到達第一摻雜半導體區域的頂面；以及
至少一個第二導電通路，從中段(M0L)電介質層的頂面延伸穿過MOL電介質層、淺 溝道隔離結構、埋入絕緣體層，而到達第二摻雜半導體區域的頂面； 施加射頻(RF)信號到該至少一個場效應電晶體，其中感應電荷層直接形成在該 埋入絕緣體層的下面；以及 電偏置該第一摻雜半導體區域和該至少一個第一導電通路以排斥該底半導體層 的多數電荷載流子； 電偏置該第二摻雜半導體區域和該至少一個第二導電通路以吸引該底半導體層 的多數電荷載流子，其中該第一摻雜半導體區域鄰接該感應電荷層內的耗盡區域，並且在 RF信號的整個周期排放該底半導體層的多數電荷載流子。 根據本發明的另一方面，提供在機器可讀介質中實施的設計結構，用於設計、製造 或測試半導體結構設計。該設計結構包括第一數據，表示絕緣體上半導體(SOI)基板，該 絕緣體上半導體(SOI)基板包括頂半導體層、埋入絕緣體層和具有第一導電類型摻雜底半 導體層；第二數據，表示位於頂半導體層上的至少一個場效應電晶體；第三數據，表示橫向 鄰接至少一個場效應電晶體的淺溝道隔離結構；第四數據，表示摻雜半導體區域，該摻雜半導體區域嵌入底半導體層中，鄰接該埋入絕緣體層且具有第二導電類型摻雜，其中第二導 電類型與第一導電類型相反；以及第五數據，表示至少一個導電通路，該至少一個導電通路 從中段(M0L)電介質層的頂面延伸穿過MOL電介質層、淺溝道隔離結構、埋入絕緣體層，而 到達該摻雜半導體區域的頂面。 根據本發明的再一方面，提供另一種設計結構，其包括第一數據，表示絕緣體上 半導體(SOI)基板，該絕緣體上半導體(SOI)基板包括頂半導體層、埋入絕緣體層和具有第 一導電類型摻雜的底半導體層；第二數據，表示位於該頂半導體層上的至少一個場效應晶 體管；第三數據，表示橫向鄰接至少一個場效應電晶體的淺溝道隔離結構；第四數據，表示 第一摻雜半導體區域，該第一摻雜半導體區域嵌入底半導體層中，鄰接埋入絕緣體層，並且 具有第一導電類型摻雜；第五數據表示第二摻雜半導體區域，該第二摻雜半導體區域嵌入 底半導體層中，鄰接埋入絕緣體層，具有第二導電類型的摻雜，而不鄰接第一摻雜半導體區 域，其中第二導電類型與第一導電類型相反；第六數據，表示至少一個第一導電通路，該至 少一個第一導電通路從中段(M0L)電介質層的頂面延伸穿過MOL電介質層、淺溝道隔離結 構、埋入絕緣體層，而到達第一摻雜半導體區域的頂面；以及第七數據，表示至少一個第二 導電通路，該至少一個第二導電通路從中段(M0L)電介質層的頂面延伸穿過MOL電介質層、 淺溝道隔離結構、埋入絕緣體層，而到達第二摻雜半導體區域的頂面。


圖1是現有技術的射頻開關結構的的垂直截面圖。 圖2-17是根據本發明第一實施例的第一示範性半導體結構的各種示意圖。圖 2-5、9-12和16是順序的垂直截面圖。 圖6是圖5中的第一示範性半導體結構的俯視圖。圖6中的Z-Z'平面對應於圖 5中的垂直截面圖的平面。圖7是在對應於圖5的步驟的第一示範性半導體結構的第一變 化的俯視圖。圖8是在對應於圖5的步驟的第一示範性半導體結構的第二變化的俯視圖。
圖13是圖12的第一示範性半導體結構的修改俯視圖，其中為了清楚起見省略了 中段(M0L)電介質層80。圖13中的Z-Z'平面對應於圖12中的垂直截面圖的平面。圖14 是第一示範性半導體結構的第一變化的修改俯視圖，其中為了清楚起見省略了中段(M0L) 電介質層80。圖15是第一示範性半導體結構的第二變化的修改俯視圖，其中為了清楚起見 省略了中段(M0L)電介質層80。 圖2對應於在絕緣體上半導體(SOI)基板8中形成淺溝道隔離結構33後的步驟。
圖3對應於形成至少一個第一下通路空腔17和至少一個第一摻雜半導體區域18 後的步驟。 圖4對應於形成至少一個第二下通路空腔27和至少一個第二摻雜半導體區域28 後的步驟。 圖5-8對應於去除第二光致抗蝕劑35後的步驟。 圖9對應於形成至少一個第一下導電通路47和至少一個第二下導電通路37後的 步驟。 圖10對應於形成至少一個場效應電晶體和中段(MOL)電介質層80後的步驟。
圖11對應於形成至少一個第一上通路空腔54、至少一個第二上通路空腔57和第三上通路空腔58後的步驟。 圖12-15對應於形成至少一個第一上導電通路77、至少一個第二上導電通路87和 第三上導電通路88後的步驟。 圖16和17對應於形成互連層級電介質層90、互連層級金屬線98和互連層級金屬 線99後的步驟。在半導體器件的操作期間，包括耗盡區的感應電荷層11形成在底半導體 層10中。 圖18、19A、19B、20A、20B和21-25是根據本發明第二實施例的第三示範性半導體 結構的各種示意圖。圖18、21、24和25是順序的垂直截面圖。 圖19A是圖18中第三示範性半導體結構的第一構造的俯視圖。圖19B是第三示 範性半導體結構的第一構造在圖18中X-X'平面上的水平截面圖。圖20A是圖18中第三 示範性半導體結構的第二構造的俯視圖。圖20B是第三示範性半導體結構的第二構造在圖 18中X-X'平面上的水平截面圖。圖19A、19B、20A和20B中的Z-Z'平面對應於圖17中的 垂直截面圖的平面。 圖22是圖21的第三示範性半導體結構的第三構造的修改俯視圖，其中為了清楚 起見省略了中段(MOL)電介質層80。圖23是圖21的第三示範性半導體結構的第四構造的 修改俯視圖，其中為了清楚起見省略了中段(MOL)電介質層80。圖22和23中的Z-Z'平面 對應於圖21中的垂直截面圖的平面。 圖18、19A、19B、20A和20B對應於形成至少一個第一下導電通路47後的步驟。
圖21-23對應於形成至少一個第一上導電通路77和第三上導電通路88後的步 驟。 圖24對應於施加到至少一個場效應電晶體的射頻信號階段，在該階段期間形成 包括耗盡區的感生電荷層11。 圖25對應於施加到至少一個場效應電晶體的射頻信號階段，在該階段期間形成 包括積聚區14的感生電荷層11'。 圖26-29、30A、30B、31A、31B和32_35是根據本發明第三實施例的第三示範性半導 體結構的各種示意圖。圖26-29、32和35是順序的垂直截面圖。 圖30A是圖29中第三示範性半導體結構的第一構造的俯視圖。圖30B第三示範 性半導體結構的第一構造在圖29中的X-X'上的水平截面圖。圖31A是圖29中的第三示 範性半導體結構的第二構造的俯視圖。圖31B是第三示範性半導體結構的第二構造在圖29 中的X-X'上的水平截面圖。圖30A、30B、31A和31B中的Z-Z'平面對應於圖29中的垂直 截面圖的平面。 圖33是圖32的第三示範性半導體結構的第一構造的修改俯視圖，其中為了清楚 起見省略了中段(MOL)電介質層80。圖34是圖32的第三示範性半導體結構的第二構造的 修改俯視圖，其中為了清楚起見省略了中段(MOL)電介質層80。圖33和34中的Z-Z'平面 對應於圖32中的垂直截面圖的平面。 圖26對應於形成至少一個場效應電晶體和中段(MOL)電介質層80後的步驟。圖 27對應於形成至少一個通路空腔59後的步驟。圖28對應於形成至少一個第一摻雜半導體 區域18後的步驟。圖29、30A、30B、31A和31B對應於形成至少一個第一導電通路79後的 步驟。圖32、33和34對應於形成第三上導電通路88後的步驟。圖35對應於形成互連層
10級電介質層90、互連層級金屬線98和鄰接至少一個第一導電通路79的互連層級金屬線99 後的步驟。 圖36是在根據本發明的半導體結構的半導體設計和製造中採用的設計過程的流 程圖。
具體實施例方式
如上所述，本發明涉及半導體結構，包括涉及包含絕緣體上半導體(SOI)基板上 的射頻開關的半導體結構、其製造方法以及其操作方法，這裡將參考附圖進行描述。正如這 裡所採用的，當介紹本發明或其優選實施例的元件時，冠詞旨在表示存在一個或多個元件。 在所有附圖中，相同參考標號或符號用以表示相同或等同的元件。為清楚起見，省略了使本 發明的主題造成被不必要地模糊化的已知功能和結構的詳細描述。附圖並非按比例示出。
正如這裡所採用的，射頻(RF)表示頻率範圍在3Hz至300GHz內的電磁波。射頻 對應用於生產和檢測無線電波的電磁波的頻率。射頻包括甚高頻(VHF)、特高頻(UHF)、超 高頻(SHF)和極高頻(EHF)。 正如這裡所採用的，甚高頻(VHF)是指在30腿z至300MHz範圍的頻率。VHF尤其 用於調頻(FM)廣播。特高頻(UHF)是指在300腿z至3GHz範圍的頻率。UHF尤其用於移動 電話、無線網絡和微波爐。超高頻(SHF)是指在3GHz至30GHz範圍的頻率。SHF尤其用於 無線網絡、雷達和衛星連結。極高頻(EHF)是指在30GHz至300GHz範圍的頻率。EHF產生 波長為lmm至10mm的毫米波，其尤其用於數據連結和遙控傳感。 術語"聚積區"是指由於外部偏壓而使多數電荷載流子聚積在其中的摻雜半導體 區域。如果作為P摻雜半導體區域中多數電荷載流子的過剩空穴由外部負電壓而聚積在P 摻雜半導體區域中，使得P摻雜半導體區域具有淨正電荷，則P摻雜半導體區域處於聚積 模式。如果作為n摻雜半導體區域中多數電荷載流子的過剩電子由外部正電壓而聚積在n 摻雜半導體區域中，使得n摻雜半導體區域具有淨負電荷，則n摻雜半導體區域處於積聚模 式。 術語"耗盡區"是指摻雜半導體區域，其中由於外部偏壓而使多數電荷載流子被排 斥開而少數電荷載流子並未聚積，使得多數電荷載流子和少數電荷載流子從該摻雜半導體 區域被耗盡。如果作為P摻雜半導體區域中多數電荷載流子的過剩空穴由弱的外部正電壓 而在P摻雜半導體區域中耗盡，使得P摻雜半導體區域具有淨負電荷，則P摻雜半導體區域 處於耗盡模式。如果作為n摻雜半導體區域中多數電荷載流子的過剩電子由弱的外部負電 壓而在n摻雜半導體區域耗盡，使得n摻雜半導體區域具有淨正電荷，則n摻雜半導體區域 處於耗盡模式。 術語"反型區"是指少數電荷載流子聚積其中的摻雜半導體區域。典型地，反型區 形成在緊密靠近強外電壓的半導體表面。如果作為P摻雜半導體區域中少數電荷載流子的 電子由強外部正電壓而聚積在P摻雜半導體區域中，使得P摻雜半導體區域具有淨負電荷， 則P摻雜半導體區域處於反型模式。如果作為n摻雜半導體區域少數電荷載流子的空穴由 強外部負電壓積聚在n摻雜半導體區域中，使得n摻雜半導體區域具有淨正電荷，則n摻雜 半導體區域處於反型模式。 參看圖2，根據本發明第一實施例的第一示範性半導體結構包括半導體基板8。半
11導體基板8為絕緣體上半導體(SOI)基板，其包括底半導體層10、埋入絕緣體層20和頂半 導體層30。頂半導體層30包括至少一個頂半導體部分32和淺溝道隔離結構33。在頂半 導體層30的頂表面上可以設置至少一個襯墊電介質層(未示出)，其包括至少一種電介質 材料，如氮化矽和/或氧化矽，以便於在後續的工藝步驟中通過平坦化而形成下導電通路。
底半導體層10和至少一個頂半導體部分32的每一個都包括半導體材料，如矽、矽 鍺合金區域、矽、鍺、矽鍺合金區域、矽碳合金區域、矽鍺碳合金區域、砷化鎵、砷化銦、砷化 銦鎵、磷化銦、硫化鉛、其它III-V族化合物半導體材料以及II-VI族化合物半導體材料。底 半導體層10和至少一個頂半導體部分32的半導體材料可以是相同的或不同的。典型地， 底半導體層10和至少一個頂半導體部分32的每一個都包括單晶半導體材料。例如，該單 晶半導體材料可以是矽。 底半導體層10的電阻率大於50hms cm，其包括，例如，具有原子濃度低於約 2. 0 X 1015/cm3的p型摻雜劑的p摻雜單晶矽或者具有原子濃度低於約1. 0 X 1015/cm3的n型 摻雜劑的n摻雜單晶矽。優選地，底半導體層10的電阻率大於500hms cm，其包括，例如， 具有原子濃度低於約2. OX 1014/cm3的p型摻雜劑的p摻雜單晶矽或者具有原子濃度低於 約1. OX 1014/cm3的n型摻雜劑的n摻雜單晶矽。更優選地，底半導體層10的電阻率大於 lkOhms cm，其包括，例如，具有原子濃度低於約1. OX 1013/cm3的p型摻雜劑的p摻雜單晶 矽或者具有原子濃度低於約5. OX 1012/Cm3的n型摻雜劑的n摻雜的單晶矽。底半導體層 10的導電類型在此稱為第一導電類型，其可為p型或n型。 底半導體層10的高電阻率可減少渦流，從而可用底半導體層IO減少頂半導體層 30中產生或傳播的射頻信號的寄生耦合。雖然這裡採用矽來說明底半導體層10的每個閾 值電阻率值所需的摻雜水平，但是其它半導體材料的目標摻雜劑濃度也可以容易獲得，這 是因為每種類型的半導體材料都具有建立好的摻雜濃度與半導體材料電阻率之間的關係。
底半導體層10的厚度典型地為約400微米至約1， 000微米，並且在該步驟上典型 地為約500微米至約900微米。如果底半導體層10隨後減薄，則底半導體層10的厚度可 為約50微米至約800微米。 埋入絕緣體層20包括電介質材料，如氧化矽、氮化矽、氧氮化矽或其結合。埋入絕 緣體層20的厚度可以為約50nm至約500nm，並且典型地為約lOOnm至約300nm，儘管這裡 也考慮到較小和較大的厚度。 淺溝道隔離結構33包括電介質材料，如氧化矽、氮化矽、氧氮化矽或其結合。淺溝 道隔離結構33可以這樣形成在頂半導體層30內形成至少一個延伸到埋入絕緣體層20頂 面的溝道，用諸如氧化矽、氮化矽和/或氧氮化矽的電介質材料填充該至少一個溝道，並且 通過採用例如化學機械拋光(CMP)和/或凹陷蝕刻(recess etch)的平坦化從頂半導體層 30的頂表面上方去除電介質材料部分。在該至少一個溝道鄰近的情況下，淺溝道隔離結構 33可為單片結構，即一片。淺溝道隔離結構33可以橫向鄰接，並且圍繞該至少一個頂半導 體部分32的每一個。 頂半導體層30的厚度可以為約20nm至約200nm，並且典型地為約40nm至約 100nm，儘管在此也考慮到較小和較大的厚度。至少一個頂半導體部分32可以注入p型 或n型的摻雜劑。典型地，至少一個頂半導體部分32的摻雜濃度為約1. OX 1015/cm3至約 1.0Xl(^/cm3，其對應於場效應電晶體主體區域的摻雜濃度，儘管在此也考慮到較小和較大的濃度。 參看圖3，第一光致抗蝕劑7施加到頂層30的頂面，並且光刻圖案化以形成開口。 第一光致抗蝕劑7中的開口設在淺溝道隔離結構33的上面。從上往下看，每個開口都設置 在至少一個頂半導體部分32區域外，而在淺溝道隔離結構33區域內。
至少一個第一下通路空腔17通過將第一光致抗蝕劑7中的圖案轉入半導體基板 8而形成。第一光致抗蝕劑7中的開口圖案通過各向異性蝕刻而轉移到淺溝道隔離結構33 和埋入絕緣體層20中，各向異性蝕刻可以是反應離子蝕刻。第一光致抗蝕劑7用作各向異 性蝕刻的蝕刻掩模。至少一個第一下通路空腔17形成在第一光致抗蝕劑7中的開口的下 面。 優選地，各向異性蝕刻對底半導體層10的半導體材料是選擇性的。例如，如果底 半導體層10包括矽，則採用對矽有選擇性的去除諸如氧化矽的電介質材料的各向異性蝕 刻，以提供在底半導體層10的頂面上停止的各向異性蝕刻。 底半導體層10的頂面在至少一個第一下通路空腔17的每個的底部暴露。至少一 個第一下通路空腔17的每個都形成在淺溝道隔離結構33和埋入絕緣體層20內。至少一 個第一下通路空腔17的每個都從淺溝道隔離結構33的頂面延伸通過淺溝道隔離結構33 和埋入絕緣體層20，並且到達底半導體層10的頂面。在此明確考慮了至少一個第一下通路 空腔17還延伸進入底半導體層的變化。 每個至少一個第一下通路空腔17的側壁都可從淺溝道隔離結構33的頂面到底半 導體層10的頂面基本垂直一致。換言之，從上往下看，淺溝道隔離結構33和埋入絕緣體層 20中每個至少一個第一下通路空腔17的側壁部分可以彼此重疊。在至少一個第一下通路 空腔17的側壁中存在錐度的情況下，錐度角可以是約0度至約5度，並且典型地為0度至 約2度，儘管在此也考慮到較大的錐角。每個至少一個第一下通路空腔17在頂半導體層30 的頂面下的深度可以等於埋入絕緣體層20的厚度和頂半導體層30的厚度之和。
在第一示範性半導體結構的第一構造中，至少一個第一下通路空腔17為下通路 空腔的陣列。下通路空腔陣列中的每個下通路空腔是不連續的通路空腔，不與另一個通路 空腔鄰接。 在第一示範性半導體結構的第二構造中，至少一個第一下通路空腔17是單個通 路空腔，其具有彼此互連的多個下通路空腔部分。換言之，至少一個第一下通路空腔17包 括淺溝道隔離結構33的頂面和底半導體層10的頂面之間橫向連接的多個下通路空腔部 分。 至少一個第一摻雜半導體區域18通過將第二導電類型的摻雜劑注入底半導體層 IO的暴露部分中而形成。第二導電類型與第一導電類型相反。例如，如果第一導電類型為 P型，則第二導電類型為n型，反之亦然。因此，底半導體層10的剩餘部分和至少一個摻雜 半導體區域18具有相反類型的摻雜。由於注入的摻雜劑橫向擴散(lateral straggle)，至 少一個摻雜半導體區域橫向延伸到至少一個第一下通路空腔17區域外，並且垂直鄰接埋 入絕緣體層20的底面。在第二導電類型為p型的情況下，注入的摻雜劑可以包括B、Ga、In 或其結合。在第二導電類型為n型的情況下，注入的摻雜劑可以包括P、 As、 Sb或其結合。 因為第一光致抗蝕劑7用作離子注入的自對準掩模，從而至少一個第一摻雜半導體區域18 形成在至少一個第一下通路空腔17的下面。至少一個第一摻雜半導體區域18的每一個都
13垂直鄰接至少一個第一下通路空腔17的底面和埋入絕緣體層20的底面。在底半導體層10 包括單晶半導體材料的情況下，至少一個第一摻雜半導體區域18也為單晶。
至少一個第一摻雜半導體區域18的厚度可以為約10nm至約600nm，並且典型地為 約50nm至約300nm，儘管在此也考慮到較小和較大的厚度。至少一個第一摻雜半導體區域 18典型地被重摻雜以減少電阻率。至少一個第一摻雜半導體區域18的摻雜濃度可以為約 1. OX 1019/cm3至約1. OX 1027cm3，儘管在此也考慮到較小和較大的摻雜劑濃度。隨後對於 頂半導體層30、埋入絕緣體層20的暴露的側壁和至少一個第一摻雜半導體區域18選擇性 地去除第一光致抗蝕劑7。 參看圖4，第二光致抗蝕劑35施加到頂層30的頂面，並且光刻圖案化以形成開口 。 第二光致抗蝕劑35中的開口設在將填滿第二光致抗蝕劑35的至少一個第一下通路空腔 17(見圖3)區域之外的淺溝道隔離結構33部分的上面。從上往下看，每個該開口都設置在 至少一個頂半導體部分32的區域和至少一個第一下通路空腔17的區域外，而在淺溝道隔 離結構33的其餘區域內。 至少一個第二下通路空腔27通過將第二光致抗蝕劑35中的圖案轉入半導體基板 8中而形成。第二光致抗蝕劑35中的該開口圖案通過各向異性蝕刻轉移到淺溝道隔離結構 33和埋入絕緣體層20中，該各向異性蝕刻可以是反應離子蝕刻。第二光致抗蝕劑35用作 各向異性蝕刻的蝕刻掩模。至少一個第二下通路空腔27形成在第二光致抗蝕劑35中的開 口下面。 優選地，各向異性蝕刻對底半導體層10的半導體材料是選擇性的。例如，如果底
半導體層io包括矽，則可以採用對矽選擇性的去除諸如氧化矽的電介質材料的各向異性
蝕刻，以提供在底半導體層10的頂面上停止的各向異性蝕刻。 底半導體層10的頂面暴露在每個至少一個第二下通路空腔27的底部。至少一個 第二下通路空腔27的每一個都形成在淺溝道隔離結構33和埋入絕緣體層20內。至少一 個第二下通路空腔27的每一個都從淺溝道隔離結構33的頂面延伸通過淺溝道隔離結構33 和埋入絕緣體層20，並且到達底半導體層10的頂面。在此明確考慮了至少一個第二下通路 空腔27還延伸到底半導體層的變化。 每個至少一個第二下通路空腔27的側壁都可與淺溝道隔離結構33的頂表面基本
垂直一致，或者可以像上述的至少一個第一下通路空腔17的側壁一樣具有錐度。 在第一示範性半導體結構的第三構造中，至少一個第二下通路空腔27為下通路
空腔的陣列。下通路空腔的陣列中的每個下通路空腔都是不連續的通路空腔，與另一個通
路空腔不鄰接。 在第一示範性半導體結構的第四構造中，至少一個第二下通路空腔27是單個通 路空腔，具有彼此互連的多個下通路空腔部分。換言之，至少一個第二下通路空腔27包括 在淺溝道隔離結構33的頂面和底半導體層10的頂面之間橫向連接的多個下通路空腔部 分。 第一示範性半導體結構的第三構造和第四構造的每一個都可以與第一示範性半 導體結構的第一構造和第二構造的任何一個結合。 至少一個第二摻雜半導體區域28通過將第一導電類型的摻雜劑注入底半導體層 10的暴露部分而形成。由於注入摻雜劑的橫向擴散，至少一個摻雜半導體區域橫向延伸到
14至少一個第二下通路空腔27區域外，並且垂直鄰接埋入絕緣體層20的底面。在第一導電 類型為P型的情況下，注入的摻雜劑可以包括B、Ga、 In或其結合。在第一導電類型為n型 的情況下，注入的摻雜劑可以包括P、As、Sb或其結合。第二光致抗蝕劑35用作離子注入的 自對準掩模，從而至少一個第二摻雜半導體區域28形成在至少一個第二下通路空腔27的 下面。至少一個摻雜半導體區域的每一個都垂直鄰接至少一個下通路空腔的底面和埋入絕 緣體層20的底面。在底半導體層10包括單晶半導體材料的情況下，至少一個第二摻雜半 導體區域28也為單晶。 至少一個第二摻雜半導體區域28的厚度可以為約10nm至約600nm，並且典型地為 約50nm至約300nm，儘管在此也考慮到較小和較大的厚度。至少一個第二摻雜半導體區域 28典型地被重摻雜以降低電阻率。至少一個第二摻雜半導體區域28的摻雜濃度可以為約 1. OX 1019/cm3至約1. OX 1027 113，儘管在此也考慮到較小和較大的摻雜濃度。
參看圖5和6，隨後對於頂半導體層30、埋入絕緣體層20的暴露的側壁和至少一 個第二摻雜半導體區域28選擇性地去除第二光致抗蝕劑35。圖5是本發明第一實施例的 第一構造和第三構造的結合的垂直截面圖。圖6是對應的俯視圖。在該結合中，至少一個 第一下通路空腔17是第一下通路空腔陣列，並且至少一個第二下通路空腔27是第二下通 路空腔陣列。 圖7是第一示範性半導體結構的第一構造和第四構造的結合的俯視圖。在該結合 中，至少一個第一下通路空腔17是彼此不鄰接的離散的第一下通路空腔陣列，而在該結合 中，至少一個第二下通路空腔27是整體構造的單個第二下通路空腔，其橫向圍繞至少一個 頂半導體部分(見圖5)。 圖8是第一示範性半導體結構的第二構造和第三構造的結合的俯視圖。在該結合 中，至少一個第一下通路空腔17是整體構造的單個第一下通路空腔，其橫向圍繞至少一個 頂半導體部分(見圖5)，並且在該結合中，至少一個第二下通路空腔27是彼此不鄰接的第 二下通路空腔的陣列。 參看圖9，形成至少一個第一下導電通路47和至少一個第二下導電通路37。至少 一個第一下導電通路47形成在淺溝道隔離結構33和埋入絕緣體層20中的每個至少一個 第一下通路空腔17內。同樣，至少一個第二下導電通路37形成在淺溝道隔離結構33和埋 入絕緣體層20中的每個至少一個第二下通路空腔27內。 具體地，導電材料沉積在至少一個第一下通路空腔17和至少一個第二下通路空 腔27中。導電材料可以是摻雜的半導體材料或金屬材料。例如，導電材料可以是摻雜的多 晶矽、摻雜的含矽半導體材料、摻雜的化合物半導體材料、元素金屬(elemental metal)、至 少兩個元素金屬的合金、導電金屬的氮化物等。例如，通過化學機械拋光(CMP)、凹陷蝕刻或 其結合去除頂半導體層30的頂面上的剩餘導電材料。在至少一個第一下通路空腔17和至 少一個第二下通路空腔27中的導電材料保留部分分別構成至少一個第一下導電通路47和 至少一個第二下導電通路37。在至少一個襯墊電介質層(未示出)設置在頂半導體層上的 情況下，對於平坦化導電材料可以有利地採用至少一個電介質層，其促進形成至少一個第 一下導電通路47和至少一個第二下導電通路37。如果設置的話，該至少一個襯墊電介質層 隨後被去除以暴露頂半導體層30的頂面。 至少一個第一下導電通路47的每一個都從淺溝道隔離結構33的頂面延伸到至少一個第一摻雜半導體區域18的頂面。至少一個第二下導電通路37的每一個都從淺溝道隔 離結構33的頂面延伸到至少一個第二摻雜半導體區域28的頂面。至少一個第一下導電通 路47的每一個都垂直鄰接至少一個第一摻雜半導體區域18的頂面。至少一個第二下導電 通路37的每一個都垂直鄰接至少一個第二摻雜半導體區域28的頂面。
參看圖IO，至少一個場效應電晶體通過本領域已知的方法直接形成在至少一個頂 半導體部分32上。具體地，對於每個場效應電晶體形成柵極電介質40、柵極電極42和柵極 間隙壁44。再通過採用場效應電晶體的柵極電極42和柵極間隙壁44作為自對準注入掩模 注入摻雜劑，在至少一個頂半導體部分32中形成每個場效應電晶體的源極區域(未示出) 和漏極區域(未示出)。 中段(MOL)電介質層80形成在至少一個場效應電晶體、至少一個頂半導體部分 32、淺溝道隔離結構33、至少一個第一下導電通路47的頂面以及至少一個第二下導電通路 37上。M0L電介質層80可以包括氧化矽、氮化矽、氧氮化矽、有機矽玻璃(0SG)、低k化學氣 相沉積(CVD)氧化物、諸如旋塗玻璃(S0G)的自平坦化材料和/或諸如SiLKTM的旋塗低k 電介質材料。示範性氧化矽包括未摻雜的矽酸鹽玻璃(USG)、硼矽酸鹽玻璃(BSG)、磷矽酸 鹽玻璃(PSG)、氟矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)或其結合。從淺溝道隔離結構 33的頂面測得的MOL電介質層80的總厚度可以為約100nm至約10， OOOnm，並且典型地為 約200nm至約5， OOOnm。 MOL電介質層80的頂面例如可以通過化學機械拋光進行平坦化。
參看圖11，光致抗蝕劑67被施加到M0L電介質層80的頂面，並被光刻圖案化以形 成開口 。該開口包括設置在至少一個第一下導電通路47上的至少一個第一開口 01 、設置在 至少一個第二下導電通路37上的至少一個第二開口 02和設置在半導體器件上的第三開口 03，該半導體器件包括設置在至少一個頂半導體部分32上的至少一個場效應電晶體。
光致抗蝕劑67中至少一個第一開口 01、至少一個第二開口 02和第三開口 03的圖 案通過各向異性蝕刻轉移到MOL電介質層80中，該各向異性蝕刻可以是反應離子蝕刻。光 致抗蝕劑67用作各向異性蝕刻的蝕刻掩模。至少一個第一上通路空腔54形成在至少一個 第一導電通路47上方且在光致抗蝕劑67中的至少一個第一開口 01下。至少一個第二上 通路空腔57形成在至少一個第二導電通路37上方且在光致抗蝕劑67中的至少一個第二 開口 02下。第三上通路空腔58形成在光致抗蝕劑67中的第三開口 03下。
優選地，各向異性蝕刻對至少一種頂半導體部分32的半導體材料是選擇性的。進 行各向異性蝕刻，直到至少一個頂半導體部分32的頂面暴露在第三上通路空腔58的底部。 這樣，至少一個第一下導電通路47和至少一個第二下導電通路37的頂面分別暴露在至少 一個第一上通路空腔54的底部和至少一個第二上通路空腔57的底部。各向異性蝕刻對於 至少一個第一下導電通路47和至少一個第二下導電通路37可以是選擇性的。在此情況下， 某些第三上通路空腔58的深度、至少一個第一上通路空腔54的深度和至少一個第二上通 路空腔57的深度可以與MOL電介質層80的厚度基本相同。 至少一個頂半導體部分32的頂面暴露在某些第三上通路空腔58的底部。至少一 個第一下導電通路47之一的頂面暴露在每個至少一個第一上通路空腔54的底部。至少一 個第二下導電通路37之一的頂面暴露在每個至少一個第二上通路空腔57的底部。至少某 些第三上通路空腔58、至少一個第一上通路空腔54和至少一個第二上通路空腔57形成在 MOL電介質層80內，並且從MOL電介質層80的頂面延伸到頂半導體層30的頂面，其與MOL電介質層80的底面一致。至少一個第三上通路空腔58可以從M0L電介質層80的頂面延 伸到柵極電極42的頂面。第三上通路空腔58不延伸到頂半導體層30的底面。隨後去除 光致抗蝕劑67。 參看圖12和13，至少一個第一上導電通路77、至少一個第二上導電通路87和第 三上導電通路88形成在M0L電介質層80中。圖12為垂直截面圖，而圖13是第一示範性 半導體結構的修改俯視圖，其中為了清楚起見省略了 M0L電介質層80。圖13中的Z-Z'平 面對應於圖12中的第一示範性半導體結構垂直截面圖的平面。 具體地，導電材料沉積在至少一個第一上通路空腔54、至少一個第二上通路空腔 57和第三上通路空腔58中。導電材料可以是摻雜的半導體材料或金屬材料。例如，導電材 料可以是摻雜的多晶矽、包含矽摻雜半導體材料、摻雜化合物半導體材料、元素金屬、至少 兩個元素金屬的合金、導電金屬氮化物等。例如，通過化學機械拋光(CMP)、凹陷蝕刻或其結 合，去除M0L電介質層80的頂面上的過剩導電材料。導電材料在至少一個第一上通路空腔 54中的保留部分構成至少一個第一上導電通路77。導電材料在至少一個第二上通路空腔 57中的保留部分構成至少一個第一上導電通路87。導電材料在第三上通路空腔58中的保 留部分構成第三上導電通路88。第三上導電通路88可以直接形成在至少一個場效應晶體 管的源極區(未單獨示出)、漏極區(未單獨示出)和柵極電極42上。源極區和漏極區設 置在至少一個頂半導體部分32中。 參看圖14，其示出了至少一個第一上導電通路77、至少一個第二上導電通路87和 第三上導電通路88的第一選擇性構造的俯視圖。在第一示範性半導體結構的第一選擇性 構造中，至少一個第二上導電通路87是彼此不鄰接的導電通路陣列，並且至少一個第一上 導電通路77是單個導電通路，其具有彼此互連的多個導電通路部分。 參看圖15，示出了至少一個第一上導電通路77、至少一個第二上導電通路87和 第三上導電通路88的第二選擇性構造的俯視圖。在第一示範性半導體結構的第二選擇性 構造中，至少一個第二上導電通路87是單個導電通路，其具有彼此互連的多個導電通路部 分，並且至少一個第一上導電通路77是彼此不鄰接的導電通路陣列。 參看圖16和17，互連層級電介質層90、至少一個第一互連層級金屬線94、至少一 個第二互連層級金屬線99和第三互連層級金屬線98直接形成在M0L電介質層80的頂面 上。圖16是本發明第一示範性半導體結構的垂直截面圖。圖17是本發明第一實施例的俯 視圖。 互連層級電介質層90的電電介質材料可以包括如上所述MOL電介質層80可用的 任何電介質材料。互連層級電介質層90的厚度可以為約75nm至約1， 000nm，並且典型地為 約150nm至約500nm，儘管這裡也考慮到較小和較大的厚度。 至少一個第一互連層級金屬線94、至少一個第二互連層級金屬線99和第三互連 層級金屬線98埋入互連層級電介質層90中，並且可以通過沉積金屬材料和隨後平坦化而 形成。至少一個第一互連層級金屬線94、至少一個第二互連層級金屬線99和第三互連層級 金屬線98的金屬材料可以通過物理氣相沉積(PVD)、電鍍、無電鍍、化學氣相沉積或其結合 沉積。至少一個第一互連層級金屬線94、至少一個第二互連層級金屬線99和第三互連層級 金屬線98例如可以包括Cu、 Al、 W、 Ta、 Ti、 WN、 TaN、 TiN或其結合。至少一個第一互連層級 金屬線94、至少一個第二互連層級金屬線99和第三互連層級金屬線98可以包括相同的金屬材料。 至少一個第一上導電通路77的每一個都垂直鄰接至少一個第一互連層級金屬線 94。至少一個第二上導電通路87的每一個都垂直鄰接至少一個第二互連層級金屬線99。 第三上導電通路88的每一個都垂直鄰接第三互連層級金屬線98之一。
至少一個第一下導電通路47和至少一個第一上導電通路77共同構成至少一個第 一導電通路79，其從M0L電介質層80的頂面延伸到至少一個第一摻雜半導體區域18的頂 面。因此，至少一個第一導電通路79包括至少一個第一下導電通路47和至少一個第一上 導電通路77的垂直鄰接堆疊。每個至少一個第一上導電通路77的底面都在基本上與頂半 導體層30的頂面共面的水平上與至少一個第一下導電通路47之一的頂面垂直鄰接。在垂 直鄰接至少一個第一上導電通路77之一的至少一個第一下導電通路47的每個底面出現物 理上明顯的界面。至少一個第一下導電通路47和至少一個第一上導電通路77可以包括相 同的導電材料或不導電材料。至少一個第一導電通路79直接接觸至少一個第一摻雜半導 體區域18。 至少一個第二下導電通路37和至少一個第二上導電通路87共同構成至少一個第 二導電通路89，其從M0L電介質層80的頂面延伸到至少一個第二摻雜半導體區域28的頂 面。因此，至少一個第二導電通路89包括至少一個第二下導電通路37和至少一個第二上 導電通路87的垂直鄰接堆疊。每個至少一個第二上導電通路87的底面在基本上與頂半導 體層30的頂表面共面的水平上與至少一個第二下導電通路37之一的頂面垂直鄰接。在垂 直鄰接至少一個第二上導電通路87之一的至少一個第二下導電通路37的每個底部表面出 現物理上明顯的界面。至少一個第二下導電通路37和至少一個第二上導電通路87可以包 括相同的導電材料或不導電材料。至少一個第二導電通路89直接接觸至少一個第二摻雜 半導體區域28。 第一示範性半導體結構包括至少一個場效應電晶體，它可以構成頻率為約3Hz至 約300GHz的信號的射頻開關。具體地，至少一個場效應電晶體可以構成能夠在VHF、 UHF、 SHF和EHF操作的射頻開關。 因為電容耦合隨頻率線性增加，所以在這樣的高頻上，至少一個場效應電晶體和 底半導體層10的電容耦合可變顯著。至少一個場效應電晶體中的射頻信號導致在底半導 體層10的上部分中形成感應電荷層11。在沒有給底半導體層IO施加電偏壓的情況下，感 應電荷層11直接形成在埋入絕緣體層20的下面，且包括正電荷或負電荷。
具體地，在對底半導體層IO沒有電偏壓的情況下，感應電荷層11中的電荷在在至 少一個場效應電晶體中的射頻電信號的信號頻率改變極性。當至少一個場效應電晶體中的 電位相對於底半導體層10為正值時，電子聚積在感應電荷層11中。當至少一個場效應晶 體管中的電位相對於底半導體層10為負值時，空穴聚積在感應電荷層11中。在現有技術 中，根據底半導體層10中的多數電荷載流子的類型，其由底半導體層10的導電類型決定， 感應電荷層11可處於耗盡模式，其具有與底半導體層10的導電類型相反的淨電荷，或者可 處於反型模式，其具有與底半導體層10的導電類型相同的淨電荷。 此外，感應電荷層11的厚度在至少一個場效應電晶體中的信號頻率及時變化。換
言之，感應電荷層11中厚度變化的頻率是至少一個場效應電晶體中信號的射頻。 根據本發明，施加電偏壓到至少一個第二摻雜半導體區域28，以在至少一個場效
18應電晶體的操作期間穩定感應電荷層11的屬性，該至少一個場效應電晶體可以用作RF開 關。至少一個第二導電通路89提供低電阻電路，用於施加電偏壓到至少一個第二摻雜半導 體區域28，以穩定感應電荷層11。施加到至少一個第二摻雜半導體區域28的偏壓的大小 和極性選擇為保持感應電荷層11處於耗盡模式，而防止在底半導體層10中形成任何處於 聚積模式的區域。換言之，在RF信號的整個周期內感應電荷層11自始至終都不處於聚積 模式。 在底半導體層10和至少一個第二摻雜半導體區域28具有p型摻雜的情況下，施 加到至少一個第二摻雜半導體區域28和至少一個第一導電通路89的偏壓是恆定負電壓。 優選地，恆定負電壓的大小約為等於或大於RF信號最大負振幅的大小。換言之，恆定負電 壓在任何階段都比RF信號更負。在此情況下，整個感應電荷層ll充有負電荷。感應電荷 層ll構成耗盡空穴的耗盡區。 在底半導體層10和至少一個第二摻雜半導體區域28具有n型摻雜的情況下，施 加到至少一個第二摻雜半導體區域28和至少一個第一導電通路89的偏壓為恆定正電壓。 優選地，恆定正電壓的大小約為等於或大於RF信號最大正振幅的大小。換言之，恆定正電 壓在任何階段都比RF信號更正。在此情況下，整個感應電荷層ll充有正電荷。感應電荷 層ll構成耗盡電子的耗盡區。 感應電荷層11的厚度在至少一個場效應電晶體中的RF信號的信號頻率及時變 化。然而，在RF信號的整個周期內感應電荷層ll自始至終都不處於聚積模式。而是感應 電荷層11整體保持在耗盡模式。通過消除感應電荷層11中電荷極性的變化，歸因於電偏 壓的感應電荷層11的不變化性質減小了諧波的產生，在沒有至少一個第二摻雜半導體區 域28和至少一個導電通路89或沒有施加電偏壓到其上時，會產生諧波。此外，電偏壓增加 了感應電荷層11中耗盡區的平均厚度。因為在耗盡區中沒有移動電荷，所以減小了底半導 體層IO和感生電荷層11中渦流的產生，該感生電荷層11由RF信號產生且埋入底半導體 層10內。 雖然耗盡區中的電荷是不移動的，且不對渦流、信號損耗和在至少一個場效應晶 體管以射頻操作過程中的諧波的產生有貢獻，但是反型區域的少數電荷載流子，如果如現 有技術般形成的話，是移動的，由此造成渦流、信號損耗和諧波的產生。根據本發明，施加電 偏壓到至少一個第一摻雜半導體區域18，以排放少數電荷載流子，一旦它們被熱產生，以防 止形成反型區。至少一個第一導電通路79提供低電阻電路，其施加電偏壓到至少一個第一 摻雜半導體區域18。在底半導體層10為p摻雜的情況下，少數電荷載流子為電子。在底半 導體層10為n摻雜的情況下，少數電荷載流子為空穴。選擇施加到至少一個第一摻雜半導 體區域18的偏壓的大小和極性以在少數電荷載流子熱產生後立即將其有效排放，使得在 至少一個場效應電晶體中的射頻信號的所有階段都防止形成反型區。因此，本發明的結構 消除了所有反型區，使得歸因於移動電荷的渦流和諧波的產生被最小化。
如果底半導體層10具有p型摻雜，則至少一個第一摻雜半導體區域18具有n型摻 雜，並且至少一個第二摻雜半導體區域28具有p型摻雜。施加到至少一個第一摻雜半導體 區域18和至少一個第一導電通路79的第一偏壓是恆定正電壓，並且施加到至少一個第二 摻雜半導體區域28和至少一個第二導電通路87的第二偏壓是恆定負電壓。在此情況下， 恆定正電壓的大小可以約為等於或大於RF信號的最大正振幅的大小。恆定負電壓的大小
19可以約為等於或大於RF信號的最大負振幅的大小。 如果底半導體層10具有n型摻雜，則至少一個第一摻雜半導體區域18具有p型摻 雜，並且至少一個第二摻雜半導體區域28具有n型摻雜。施加到至少一個第一摻雜半導體 區域18和至少一個第一導電通路79的第一偏壓是恆定負電壓，並且施加給至少一個第二 摻雜半導體區域28和至少一個第二導電通路87的第二偏壓是恆定正電壓。在此情況下， 恆定正電壓的大小可以約為等於或大於RF信號的最大正振幅的大小。恆定負電壓的大小 可以約為等於或大於RF信號的最大負振幅的大小。 參看圖18、19A、19B、20A和20B，通過採用第一實施例的方法獲得根據本發明第二 實施例的第二示範性半導體結構，但省略了形成至少一個第二下通路空腔27和至少一個 第二下導電通路37所採用的工藝步驟。因此，在第二實施例中省略了對應於圖3的工藝步 驟。圖18的第二示範性半導體結構對應於如第一實施例中圖9的第一示範性半導體結構 的工藝步驟。底半導體層10、至少一個第一摻雜半導體區域18和至少一個頂半導體部分 32的組成、摻雜和厚度可以與第一實施例中的相同。埋入絕緣體層20和淺溝道隔離結構 33的組成和厚度也可以與第一實施例中的相同。至少一個第一下導電通路47的組成和大 小可以與第一實施例中的相同。 圖18是圖19A和19B所示的第二示範性半導體結構的第一構造和圖20A和20B 所示的第二示範性半導體結構的第二構造的公共垂直截面圖。圖19A第二示範性半導體結 構的第一構造的俯視圖。圖19B是第二示範性半導體結構的第一構造沿著圖18中的X-X' 平面的水平截面圖。圖20A是第二示範性半導體結構的第二構造的俯視圖。圖20B是第二 示範性半導體結構的第二構造沿著圖18中的X-X'平面的水平截面圖。圖19A、19B、20A和 20B中的Z-Z'平面對應於圖18所示的第二示範性半導體結構公共垂直截面圖的垂直截面 平面。 在圖18、19A和19B所示的第二示範性半導體結構的第一構造中，至少一個第一下 導電通路47是導電通路陣列。導電通路陣列中的每個導電通路都與其它導電通路分開，即 不與另一個導電通路鄰接。 在圖18、20A和20B所示的第二示範性半導體結構的第二構造中，至少一個第一下 導電通路47為單個導電通路，其具有彼此互連的多個導電通路部分。換言之，至少一個第 一下導電通路47包括多個導電通路部分，它們在淺溝道隔離結構33的頂面和至少一個第 一摻雜半導體區域18的頂面之間橫向連接。在第二構造中，至少一個第一下導電通路47是 整體構造的單個接觸通路，即為一個連續件，並且橫向圍繞整個至少一個頂半導體部分32， 該至少一個頂半導體部分32中隨後形成至少一個場效應電晶體。 參看圖21、22和23，至少一個場效應電晶體通過已知的現有技術直接形成在至少 一個頂半導體部分32上。具體地，形成每個場效應電晶體柵極電介質40、柵極電極42和柵 極間隙壁44。再通過採用場效應電晶體的柵極電極42和柵極間隙壁44作為自對準注入 掩模注入摻雜劑，在至少一個頂半導體部分32中形成每個場效應電晶體的源極區域(未示 出)和漏極區域(未示出)。 中段(M0L)電介質層80以與第一實施例相同的方式形成在至少一個場效應晶體 管、至少一個頂半導體部分32、淺溝道隔離結構33和至少一個第一下導電通路47的頂面 上。至少一個第一上導電通路77和第三上導電通路88以與第一實施例相同的方式形成在M0L電介質層80中。 圖21是圖22所示的第二示範性半導體結構的第一構造和圖23所示的第二示範 性半導體結構的第二構造的公共截面圖。圖22是第二示範性半導體結構的第一構造的修 改俯視圖，其中為了清楚起見省略了 M0L電介質層80。圖23是第二示範性半導體結構的 第二構造的修改俯視圖，其中為了清楚起見省略了 MOL電介質層80。圖22和23中的Z-Z' 平面對應於圖21所示的第二示範性半導體結構的公共垂直截面圖的垂直截面平面。
在圖21和22所示的第二示範性半導體結構的第一構造中，至少一個第一上導電 通路77是導電通路陣列。導電通路陣列中的每個導電通路都與其它導電通路分開，即不與 另一個導電通路鄰接。 在圖21和23所示的第二示範性半導體結構的第二構造中，至少一個第一上導電 通路77是單個導電通路，具有彼此互連的多個導電通路部分。換言之，至少一個第一上導 電通路77包括多個導電通路部分，橫向連接在MOL電介質層80的頂面和淺溝道隔離結構 33的頂面之間。在第二構造中，至少一個第一上導電通路77是整體構造的單個接觸通路， 並且橫向圍繞整個至少一個場效應電晶體。在至少一個場效應電晶體是多個場效應電晶體 的情況下，所有的多個場效應電晶體可以由單個接觸通路橫向包圍。 參看圖24和25，示出了在可包括射頻(RF)開關的至少一個場效應電晶體中以射 頻信號操作期間的第二示範性半導體結構。在操作之前，互連層級電介質層90、至少一個 第一互連層級金屬線94和第三互連層級金屬線98直接形成在M0L電介質層80的頂面上。 互連層級電介質層90的組成和厚度可以與第一實施例中的相同。同樣，互連層級電介質層 90和至少一個第一互連層級金屬線94的組成和厚度可以與第一實施例中的相同。第三上 導電通路88的每一個都垂直鄰接一個第三互連層級金屬線98。至少一個第一上導電通路 77的每一個都垂直鄰接至少一個第一互連層級金屬線94。 至少一個第一下導電通路47和至少一個第一上導電通路77共同構成至少一個第 一導電通路79，其從M0L電介質層80的頂面延伸到埋入絕緣體層20的底面。因此，至少一 個第一導電通路79包括至少一個第一下導電通路47和至少一個第一上導電通路77的垂 直鄰接堆疊。每個至少一個第一上導電通路77的底面在基本與頂半導體層30的頂面共面 的水平上垂直鄰接至少一個第一下導電通路47之一的頂面。在垂直鄰接至少一個第一下 導電通路47之一的至少一個第一下導電通路47的每個底面上出現物理上明顯的界面。至 少一個第一下導電通路47和至少一個第一上導電通路77可以包括相同的導電材料或不同 的導電材料。至少一個第一導電通路79直接接觸至少一個第一摻雜半導體區域18。
第二示範性半導體結構包括至少一個場效應電晶體，該至少一個場效應電晶體與 第一實施例中的一樣，對頻率為約3Hz至約300GHz的信號可構成射頻開關。特別地，至少 一個場效應電晶體可構成能在VHF、 UHF、 SHF和EHF上操作的射頻開關。
在這樣高的頻率上，因為電容耦合隨頻率線性增加，所以至少一個場效應電晶體 和底半導體層io之間的電容耦合會變得很顯著。至少一個場效應電晶體中的射頻信號在 底半導體層10的上部分中引發形成感應電荷層11。在第二實施例中，感應電荷層11直接 形成在埋入絕緣體層11之下，並且根據至少一個場效應電晶體中的射頻信號的階段而包 含正電荷或負電荷。 參看圖24，當射頻信號的階段使得多數電荷載流子被排斥離開底半導體層10的上部分時，則感應電荷層ll包括耗盡區域。此外，很強的RF信號吸引少數電荷載流子直接位於埋入絕緣體層20的底面之下。在至少一個頂半導體部分32相對具有p型摻雜的底半導體層10為正電位時，或者在至少一個頂半導體部分32相對具有n型摻雜的底半導體層10為負電位時，這種情況會發生。儘管耗盡區域包括電荷，但是該耗盡區域中的電荷不移動，並且不對渦流或RF信號諧波的產生有貢獻。在現有技術中，少數電荷載流子的聚積，如果不阻止的話，則會提供反型區域，而其對RF信號的電磁場響應，並且產生渦流和RF信號的諧波。根據本發明，少數電荷載流子一旦熱產生，就通過至少一個第一導電通路79和至少一個摻雜半導體區域18排放，從而防止少數電荷載流子的聚積和反型區域的形成，從而減少渦流、信號損耗和RF信號諧波的產生。 通常，感應電荷層11的厚度在至少一個場效應電晶體中的信號頻率及時變化。換
言之，感應電荷層11中厚度變化的頻率是至少一個場效應電晶體中信號的射頻。 如果底半導體層10具有p型摻雜，則施加到至少一個第一摻雜半導體區域18和
至少一個第一導電通路79的偏壓是恆定正電壓。在一種情況，恆定正電壓的大小約為等於
或大於RF信號的最大正振幅的大小，以保證快速排放少數電荷載流子，並且防止形成反型區域。 如果底半導體層10具有n型摻雜，則施加到至少一個第一摻雜半導體區域18和至少一個第一導電通路79的偏壓為恆定負電壓。在一種情況下，恆定負電壓的大小約為等於或大於RF信號的最大負振幅的大小，以保證快速排放少數電荷載流子，並且防止形成反型區域。 參看圖25，當射頻信號的相使得多數電荷載流子被吸引到底半導體層10的上部分時，感應電荷層11'包括聚積區域14。在至少一個頂半導體部分32相對具有p型摻雜的底半導體層10為負電位時，或者在至少一個頂半導體部分32相對具有n型摻雜的底半導體層10為正電位時，這種情況會發生。 可選擇地，底半導體層IO可以通過底半導體層IO本體電偏置到恆定電壓，以最小化聚積區域14的厚度，或者防止產生聚積區域，從而一直保持感應電荷層11為耗盡區域(見圖24)。這裡明確考慮了這樣的變化。 參看圖26，根據本發明第三實施例的第三示範性半導體結構包括半導體基板8、形成在其上的至少一個場效應電晶體和中段(M0L)電介質層80。與第一實施例中的一樣，半導體基板8包括底半導體層10、埋入絕緣體層20和頂半導體層30。頂半導體層30包括至少一個頂半導體部分32和淺溝道隔離結構33。 底半導體層10、埋入絕緣體層20和頂半導體層30的組成和厚度可以與第一實施例中的相同。底半導體層10的電阻率也可以與第一實施例中的相同。淺溝道隔離區域33可與第一實施例中一樣，具有相同的組成，並且可以由相同的方法形成。
至少一個場效應電晶體通過現有技術的已知方法形成在至少一個頂半導體部分32上。具體地，形成每個場效應電晶體的柵極電介質40、柵極電極42和柵極間隙壁44。再通過採用場效應電晶體的柵極電極42和柵極間隙壁44為自對準注入掩模注入摻雜劑，在至少一個頂半導體部分32中形成每個場效應電晶體的源極區域(未示出)和漏極區域(未示出)。中段(MOL)電介質層80形成在至少一個場效應電晶體、至少一個頂半導體部分32和淺溝道隔離結構33上。MOL電介質層80可以包括與第一實施例相同的材料，並且具有相同的厚度。 參看圖27，光致抗蝕劑67被施加到M0L電介質層80的頂面，並且光刻圖案化以形成至少一個開口 0。在透明的俯視圖中，至少一個開口 O的每一個都位於至少一個頂半導體部分32區域以外，淺溝道隔離結構33區域以內。光致抗蝕劑67中至少一個開口 0的圖案通過各向異性蝕刻轉移到MOL電介質層80中，該各向異性蝕刻可以是反應離子蝕刻。光致抗蝕劑67用作各向異性蝕刻的蝕刻掩模。至少一個通路空腔59形成在光致抗蝕劑67中的至少一個開口 O之下。 各向異性蝕刻穿過淺溝道隔離結構33的頂面、穿過埋入絕緣體層20的頂面繼續進行，並且至少到達底半導體層10的頂面。優選地，各向異性蝕刻對底半導體層10的半導
體材料是選擇性的。例如，如果底半導體層io包括矽，則可以採用對於矽選擇性的去除諸
如氧化矽的電介質材料的各向異性蝕刻，以提供停止在底半導體層10的頂面上的選擇性蝕刻。 底半導體層10的頂面暴露在每個至少一個通路空腔59的底部。至少一個通路空腔59的每一個都穿過MOL電介質層80、淺溝道隔離結構33和埋入絕緣體層20而形成。換言之，至少一個第二通路空腔57的每一個都從MOL電介質層80的頂面延伸穿過MOL電介質層80、淺溝道隔離結構33和埋入絕緣體層20，並且到達底半導體層10的頂面。隨後去除光致抗蝕劑67。 在第三示範性半導體結構的第一構造中，至少一個通路空腔59為通路空腔陣列。
該通路空腔陣列中的每個通路空腔都是離散的通路空腔，不鄰接另一個通路空腔。 在第三示範性半導體結構的第二構造中，至少一個通路空腔59是單個通路空腔，
具有彼此互連的多個通路空腔部分。換言之，至少一個通路空腔59包括多個通路空腔部
分，其橫向連接在MOL電介質層80的頂面和底半導體層10的頂面之間。 參看圖28，通過將第一導電類型的摻雜劑注入底半導體層10的暴露部分，形成至
少一個第一摻雜半導體區域18。由於注入摻雜劑的橫向擴散，至少一個摻雜半導體區域橫
向延伸到至少一個通路空腔59區域以外，並且垂直鄰接埋入絕緣體層20的底面。可以採
用與第一實施例相同的離子注入方法。至少一個摻雜半導體區域的每一個都垂直鄰接至少
一個通路空腔59的底面和埋入絕緣體層20的底面。在底半導體層10包括單晶半導體材
料的情況下，至少一個第一摻雜半導體區域18也是單晶的。 至少一個第一摻雜半導體區域18的厚度可以為約10nm至約600nm，並且典型地為約50nm至約300nm，儘管在此也考慮到較小和較大的厚度。至少一個第一摻雜半導體區域18典型地被重摻雜以降低電阻率。至少一個第一摻雜半導體區域18可以具有約1. 0 X 1019/cm3至約1. OX 1021/cm3的摻雜劑濃度，儘管在此也考慮到較小和較大的摻雜濃度。隨後，去除對於MOL電介質層80、淺溝道隔離區域33的暴露側壁、埋入絕緣體層20的暴露側壁和至少一個第一摻雜半導體區域18選擇性地去除光致抗蝕劑67。 參看圖29、30A、30B、31A和31B，至少一個第一導電通路79形成在MOL電介質層80中。圖29是圖30A和30B所示的第三示範性半導體結構的第一構造和圖31A和31B所示的第三示範性半導體結構的第二構造的公共垂直截面圖。圖30A是第三示範性半導體結構的第一構造的修改俯視圖，其中為了清楚起見省略了 MOL電介質層80。圖30B是第三示範性半導體結構的第一構造沿著圖29中的X-X'平面的水平截面圖。圖31A是第三示範性半導體結構的第二構造的修改俯視圖，其中為了清楚起見省略了 M0L電介質層80。圖31B是第三示範性半導體結構的第二構造沿著圖29中的X-X'平面的水平截面圖。圖30A、30B、31A和31B中的Z-Z'平面對應於圖29所示的第三示範性半導體結構的公共垂直截面圖的垂直截面平面。 具體地，導電材料沉積在至少一個通路空腔59中。導電材料可以是摻雜的半導體材料或金屬材料。例如，導電材料可以是摻雜的多晶矽、包含摻雜矽的半導體材料、摻雜化合物半導體材料、元素金屬、至少兩個元素金屬的合金、導電金屬的氮化物等。例如，通過化學機械拋光(CMP)、凹陷蝕刻或其結合，去除MOL電介質層80的頂面上面的剩餘導電材料。導電材料在至少一個通路空腔59中的保留部分構成至少一個第一導電通路79。至少一個第一導電通路79的每一個都從MOL電介質層80的頂面延伸到至少一個第一摻雜半導體區域18的頂面。 在圖30A和30B所示的第三示範性半導體結構的第一構造中，至少一個第一導電通路79是導電通路陣列。該導電通路陣列中的每個導電通路都與其它導電通路分開，即不鄰接另一個導電通路。 在圖31A和31B所示的第三示範性半導體結構的第二構造中，至少一個第一導電通路79是單個導電通路，具有彼此互連的多個導電通路。換言之，至少一個第一導電通路79包括多個導電通路部分，橫向連接在M0L電介質層80的頂面和底半導體層10的頂面之間。在第二構造中，至少一個第一導電通路79是整體構造的單個接觸通路，即為一個連續件，並且橫向圍繞整個至少一個場效應電晶體。在至少一個場效應電晶體為多個場效應電晶體的情況下，所有的多個場效應電晶體可以由單個接觸通路包圍。 參看圖32、33和34，第三上導電通路88形成在M0L電介質層80中。圖32是圖33所示的第三示範性半導體結構的第一構造和圖34所示的第三示範性半導體結構的第二構造的公共垂直截面圖。圖33是第三示範性半導體結構的第一構造的修改俯視圖，其中為了清楚起見省略了 M0L電介質層80。圖34是第三示範性半導體結構的第二構造的修改俯視圖，其中為了清楚起見省略了 M0L電介質層80。圖33和34中的Z-Z'平面對應於圖32中的第三示範性半導體結構的公共垂直截面圖的垂直截面平面。 第三上導電通路88接觸半導體器件，該半導體器件包括位於頂半導體層30之上和其中的至少一個場效應電晶體。第三上導電通路88不延伸到頂半導體層30的底面之下。通過光刻法和各向異性蝕刻，接著填充諸如摻雜的半導體材料或金屬材料的導電材料並平坦化，形成第三上導電通路88。第三上導電通路88可以直接形成在至少一個場效應電晶體的源極區域(未單獨示出)、漏極區域(未單獨示出)和柵極電極42上。源極區域和漏極區域位於至少一個頂半導體部分32中。 參看圖35，互連層級電介質層90、至少一個第一互連層級金屬線94和第三互連層級金屬線98以與本發明實施例相同的方式形成。第三示範性半導體結構以與上述第二示範性半導體結構(例如，圖24和25的第二示範性半導體結構)相同的方式操作。
圖36示出了例如半導體IC邏輯設計、模擬、測試、布局和製造中採用的示範性設計流程900的框圖。設計流程900包括用於處理設計結構或裝置的程序和機制，以生成邏輯上或其他功能上與以上描述的並顯示在圖2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35的設計結構和/或裝置的等價表達。通過設計流程900處理和/或生成的設計結構可以在機器可讀的傳輸或存儲介質上編碼，以包括數據和/或指令，當在數據處理系統上執行或者處理該數據和/或指令時，生成硬體元件、電路、裝置或系統的邏輯、結構、機械或功能上的等價表達。設計流程900可以根據設計的表達類型而變化。例如，構建特定用途集成電路(ASIC)的設計流程可與設計標準元件的設計流程900不同，或者與具體化該設計成為可編程陣列的設計流程900不同，該可編程陣列例如為Altera Inc.或Xilinx⑧Inc.提供的可編程門陣列(PGA)或場可編程門陣列(FPGA)。 圖36示出了多個這樣的設計結構，其包括優選由設計過程910處理的輸入設計結構920。設計結構920可以是由設計過程910生成和處理的邏輯模擬設計結構，以產生硬體裝置的邏輯等效功能表達。設計結構920也可以或者選擇性包括數據和/或程序指令，當被設計程序910處理時，產生硬體裝置的物理結構的功能表達。無論表達功能和/或結構設計特徵，設計結構920都可以採用諸如由核心開發商/設計者執行的電子計算機輔助設計(ECAD)產生。在機器可讀的數據傳輸、門陣列或存儲介質上編碼時，設計過程910內的一個或多個硬體和/或軟體模塊可以存取和處理設計結構920，以模擬或另外功能性表達諸如圖2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35所示的電子元件、電路、電子或邏輯模塊、設備、裝置或系統。這樣，設計結構920可以包括文件或數據結構，其包括人和/或機器可讀的原始碼、編譯結構和可計算機執行碼結構，當由設計或模擬數據處理系統處理時，功能模擬或表達電路或其它級別的硬體邏輯設計。這樣的數據結構可以包括硬體描述語言(HDL)設計實體或者其它與諸如Verilog和VHDL的下級HDL設計語言和/或諸如C或C++的高級設計語言相符和/或兼容的數據結構。 設計程序910優選採用並包括硬體和/或軟體模塊，用於合成、轉換或處理與圖2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35所示的元件、電路、裝置或邏輯結構功能性等效的設計/模擬，以產生可包含諸如設計結構920的設計結構的連線表(Netlist)980。連線表980可以包括例如，表達在集成電路設計中描述連接到其它元件和
電路的線路列表、分立元件、邏輯門、控制電路、i/o裝置、模塊等的編譯或處理的數據結構。
連線表980可以採用迭代過程來合成，其中連線表980根據裝置的設計規範和參數再合成一次或多次。與這裡描述的其它設計類型一樣，連線表980可以記錄在機器可讀的數據存儲介質上，或編程為可編程門陣列。該介質可以是諸如磁碟或光碟驅動、可編程門陣列、微型快閃記憶體(compact flash)或其它快閃記憶體的非易失存儲介質。此外，或者作為選擇地，該介質可以是系統或緩衝存儲器、緩衝空間或者電學或光學導通裝置和材料，其上可通過網際網路或者其它適合的網絡裝置傳輸和在中間存儲數據包。 設計程序910可以包括硬體和軟體模塊，用於處理包括連線表980的各種輸入數據結構類型。這樣的數據結構類型可以駐留於例如程序庫元件930中，並且對於給定的製造技術(例如，不同技術節點，32nm、45nm、90nm等)，包括一組常用的元件、電路和裝置，包括模型、布局和符號表達。數據結構類型還可以包括設計規範940、特徵數據950、驗證數據960、設計原則970和測試數據文件985，該測試數據文件985可包括輸入測試方式、輸出測試結果和其它測試信息。設計程序910還可包括例如應力分析、熱分析、機械事件模擬、用於諸如鑄造、模鑄和壓模成型等的操作程序模擬的標準的機械設計程序。機械設計領域的普通技術人員可認識到設計程序910中採用的可能的機械設計工具和應用程式的範圍，而不脫離本發明的範圍和精神。設計程序910也可以包括執行標準電路設計處理的模塊，如
25定時分析、驗證、設計準則檢測、放置和布線操作等。 設計程序910採用並包括邏輯和物理設計工具，如HDL編譯程序和模擬建模工具，以與某些或所有描述的支持數據結構以及任何其它機械設計或數據(如果可用) 一起處理設計結構920，以生成第二設計結構990。設計結構990駐留於存儲介質或可編程門陣列上，其數據形式用於交換機械裝置和結構的數據(例如，以IGES、 DXF、 Parasolid XT、 JT、DRG或存儲或表達這樣的機械設計結構的任何其它合適的形式存儲的信息)。與設計結構920相類似，設計結構990優選包括一個或多個文件、數據結構或其它計算機編碼的數據或者指令，其駐留於傳輸或數據存儲介質上，且其用ECAD系統處理時，產生圖2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35所示的一個或多個本發明實施例的邏輯或功能的等效形式。在一個實施例中，設計結構990可以包括編譯的、可執行的HDL模擬模型，其功能性地模擬圖2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35所示的裝置。
設計結構990也可以採用用於交換集成電路的布局數據交換的數據格式和/或符號數據格式(例如，存儲在GDSII (GDS2) 、GL1、0ASIS、映像文件或者用於存儲這樣設計數據結構的任何其它合適格式的信息)。設計結構990可以包括這樣的信息，諸如符號數據、映像文件、測試數據文件、設計內容文件、製造數據、布局參數、配線、金屬層級、通路、形狀、經由生產線的布線的數據，和製造者或其它設計者/開發者所需的任何其它數據，以生產上面所述並在圖2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35中顯示的裝置或結構。然後，設計結構990進行到階段995，例如，設計結構990 :執行到下線(tape-out)，投放到製造、投放到掩模廠、投放到另一個設計廠，返給客戶等。 儘管本發明就具體的實施例進行了描述，但是由前面的描述顯而易見的是眾多替換、修改和變化對本領域的技術人員是明顯的。因此，本發明旨在包括所有落入本發明以及所附的權利要求的範圍和精神之中的替換、修改和變化。
權利要求
一種形成半導體結構的方法，包括在絕緣體上半導體基板的頂半導體層上形成至少一個場效應電晶體，該絕緣體上半導體基板包括具有第一導電類型摻雜的底半導體層；在所述頂半導體層中形成淺溝道隔離結構，其中所述淺溝道隔離結構橫向鄰接和圍繞所述至少一個場效應電晶體；在底半導體層中形成摻雜半導體區域，其中所述摻雜半導體區域鄰接所述埋入絕緣體層，並且具有第二導電類型摻雜，其中所述第二導電類型與所述第一導電類型相反，並且其中所述摻雜半導體區域的至少一部分位於所述至少一個場效應電晶體一部分之下；在所述至少一個場效應電晶體和所述淺溝道隔離結構上形成中段電介質層；並且形成至少一個導電通路，其從所述中段電介質層的頂面延伸通過所述中段電介質層、所述淺溝道隔離結構、埋入絕緣體層而達到所述摻雜半導體區域。
2. 如權利要求1所述的方法，還包括形成至少一個通路空腔，其從所述中段電介質層的所述頂面延伸到所述底半導體層的 所述頂面；並且用導電材料填充所述至少一個通路空腔，其中所述至少一個導電通路由填充所述至少 一個通路空腔的所述導電材料形成。
3. 如權利要求1所述的方法，其中所述至少一個導電通路的每一個都是整體構造的， 並且從所述中段電介質層的所述頂面延伸到所述第一摻雜半導體區域的頂面和所述第二 摻雜半導體區域的頂面之一。
4. 如權利要求1所述的方法，還包括形成至少一個通路空腔，其從所述淺溝道隔離結構的頂面延伸到所述底半導體層的所 述頂面；並且用導電材料填充所述至少一個通路空腔，其中至少一個下導電通路由填充所述至少一 個通路空腔的所述導電材料形成。
5. 如權利要求1所述的方法，其中所述至少一個導電通路的每一個都包括下接觸通路 和上接觸通路的垂直鄰接堆疊，其中所述上導電通路的頂面延伸到所述中段電介質層的所 述頂面，並且所述下導電通路的底面延伸到所述底半導體層的所述頂面。
6. 如權利要求1所述的方法，其中所述至少一個導電通路包括整體構造的接觸通路， 並且橫向圍繞整個所述至少一個場效應電晶體。
7. —種形成半導體結構的方法，包括在絕緣體上半導體基板的頂半導體層上形成至少一個場效應電晶體，該絕緣體上半導 體基板包括具有第一導電類型摻雜的底半導體層；在所述頂半導體層中形成淺溝道隔離結構，其中所述淺溝道隔離結構橫向鄰接和圍繞 所述至少一個場效應電晶體；在所述底半導體層中形成第一摻雜半導體區域，其中所述第一摻雜半導體區域鄰接所 述埋入絕緣體層，並且具有第二導電類型摻雜，其中所述第二導電類型與所述第一導電類 型相反；在所述底半導體層中形成第二摻雜半導體區域，其中所述第二摻雜半導體區域鄰接所 述埋入絕緣體層，並且具有所述第一導電類型摻雜；在所述至少一個場效應電晶體和所述淺溝道隔離結構上形成中段電介質層； 形成至少一個第一導電通路，其從所述中段電介質層的頂面延伸通過所述中段電介質層、所述淺溝道隔離結構、所述埋入絕緣體層而到達所述摻雜半導體區域；並且形成至少一個第二導電通路，從所述中段電介質層的所述頂面延伸通過所述中段電介質層、所述淺溝道隔離結構、所述埋入絕緣體層而到達所述摻雜半導體區域。
8. 如權利要求7所述的方法，還包括形成至少兩個通路空腔，其從所述中段電介質層的所述頂面延伸到所述底半導體層的 所述頂面；並且用導電材料填充所述至少兩個通路空腔，其中所述至少一個第一導電通路和所述至少 一個第二導電通路由填充所述至少兩個通路空腔的所述導電材料形成。
9. 如權利要求7所述的方法，其中所述至少一個第一導電通路和所述至少一個第二導 電通路的每一個都是整體構造的，並且從所述中段電介質層的所述頂面延伸到所述底半導 體層的所述頂面。
10. 如權利要求7所述的方法，還包括形成至少兩個通路空腔，其從所述淺溝道隔離結構的頂面延伸到所述底半導體層的所 述頂面；並且用導電材料填充所述至少兩個通路空腔，其中至少兩個下導電通路由填充所述至少兩 個通路空腔的所述導電材料形成，其中所述至少兩個下導電通路之一構成所述至少一個第 一導電通路之一的一部分，並且所述至少兩個下導電通路的另一個構成所述至少兩個導電 通路之一的一部分。
11. 如權利要求7所述的方法，其中所述至少一個第一導電通路和所述至少一個第二 導電通路的每一個都包括下接觸通路和上接觸通路的垂直鄰接堆疊，其中所述上導電通路 的頂面延伸到所述中段電介質層的所述頂面，並且所述下導電通路的底面延伸到所述第一 摻雜半導體區域的頂面和所述第二摻雜半導體區域的頂面之一。
12. —種操作半導體器件的方法，包括 提供半導體器件，其包括絕緣體上半導體基板，包括頂半導體層、埋入絕緣體層和具有第一導電類型摻雜的底 半導體層；至少一個場效應電晶體，位於所述頂半導體層上； 淺溝道隔離結構，橫向鄰接所述至少一個場效應電晶體；摻雜半導體區域，嵌入所述底半導體層中，鄰接所述埋入絕緣體層，並且具有第二導電 類型摻雜，其中所述第二導電類型與所述第一導電類型相反；以及至少一個導電通路，從中段電介質層的頂面延伸通過所述中段電介質層、所述淺溝道 隔離結構、埋入絕緣體層而到達所述摻雜半導體區域的頂面；施加射頻信號到所述至少一個場效應電晶體，其中感應電荷層直接形成在所述埋入絕 緣體層的下面；以及電偏置所述摻雜半導體區域和所述至少一個導電通路，其中所述摻雜半導體區域鄰接 所述感應電荷層內的耗盡區，並且在所述射頻信號的整個周期排放所述底半導體層的少數 電荷載流子。
13. 如權利要求12所述的方法，其中所述至少一個場效應電晶體構成頻率為約3Hz至 約300GHz的信號的射頻開關。
14. 如權利要求12所述的方法，其中所述底半導體層具有p型摻雜，所述摻雜半導體區 域具有n型摻雜，並且其中施加給所述摻雜半導體區域和所述至少一個導電通路的偏壓是 恆定正電壓，其中所述恆定正電壓的大小約等於或大於所述RF信號的最大正振幅的大小。
15. 如權利要求12所述的方法，其中所述底半導體層具有n型摻雜，所述摻雜半導體區 域具有P型摻雜，並且其中施加到所述摻雜半導體區域和所述至少一個導電通路的偏壓是 恆定負電壓，其中所述恆定負電壓的大小約等於或大於所述RF信號的最大負振幅的大小。
16. —種半導體結構，包括絕緣體上半導體基板，包括頂半導體層、埋入絕緣體層和具有第一導電類型的底半導 體層；至少一個場效應電晶體，位於所述頂半導體層上； 淺溝道隔離結構，橫向鄰接所述至少一個場效應電晶體；摻雜半導體區域，嵌入所述底半導體層中，鄰接所述埋入絕緣體層，並且具有第二導電 類型摻雜，其中所述第二導電類型與所述第一導電類型相反，其中所述摻雜半導體區域的 一部分位於所述至少一個場效應電晶體的一部分之下；以及至少一個導電通路，從中段電介質層的頂面延伸通過所述中段電介質層、所述淺溝道 隔離結構、埋入絕緣體層而到達所述摻雜半導體區域的頂面。
17. 如權利要求16所述的半導體結構，其中所述摻雜半導體被電偏置一個電壓，其大小大於所述至少一個場效應電晶體中的信號在所述底半導體層中感生的最大表面電勢。
18. 如權利要求16所述的半導體結構，其中所述至少一個導電通路的每一個都是整體 構造的，並且從所述中段電介質層的所述頂面延伸到所述摻雜半導體區域的所述頂面。
19. 如權利要求16所述的半導體結構，還包括由施加到所述至少一個場效應電晶體的 射頻信號所感生的感應電荷層，其鄰接所述第二摻雜區域，位於所述底半導體層的上部分 中，並且包括所述底半導體層的少數電荷載流子的電荷。
20. 如權利要求19所述的半導體結構，其中整個所述感應電荷層在所述頻率的整個周期內自始至終處於耗盡模式，而不被驅動為聚積模式或者反型模式。
21. —種半導體結構，包括絕緣體上半導體基板，包括頂半導體層、埋入絕緣體層和具有第一導電類型摻雜的底 半導體層；至少一個場效應電晶體，位於所述頂半導體層上； 淺溝道隔離結構，橫向鄰接所述至少一個場效應電晶體；第一摻雜半導體區域，嵌入所述底半導體層中，鄰接所述埋入絕緣體層，並且具有第二 導電類型摻雜，其中所述第二導電類型與所述第一導電類型相反；第二摻雜半導體區域，嵌入所述底半導體層中，鄰接所述埋入絕緣體層，並且具有所述 第一導電類型摻雜，而不鄰接所述第一摻雜半導體區域；至少一個第一導電通路，從中段電介質層的頂面延伸通過所述中段電介質層、所述淺 溝道隔離結構、所述埋入絕緣體層而到達所述第一摻雜半導體區域的頂面；以及至少一個第二導電通路，從所述中段電介質層的頂面延伸通過所述中段電介質層、所述淺溝道隔離結構、所述埋入絕緣體層而到達所述第二摻雜半導體區域的頂面。
22. 如權利要求21所述的半導體結構，其中所述第一摻雜半導體區域位於所述至少一 個場效應電晶體一部分之下。
23. 如權利要求21所述的半導體結構，其中所述至少一個第一導電通路和所述至少一 個第二導電通路的每一個都包括下接觸通路和上接觸通路的垂直鄰接堆疊，其中所述上導 電通路的頂面延伸到所述中段電介質層的所述頂面，並且所述下導電通路的底面延伸到所 述摻雜半導體區域的所述頂面。
24. 如權利要求21所述的半導體結構，其中所述至少一個第一導電通路包括整體構造 的接觸通路，並且橫向圍繞整個所述至少一個場效應電晶體。
25. 如權利要求21所述的半導體結構，還包括由施加到所述至少一個場效應電晶體的 射頻信號感生的感應電荷層，其位於所述底半導體層的上部分中，並且包括鄰接所述第二 摻雜區域的耗盡區。
全文摘要
與底半導體層具有相反導電類型的摻雜接觸區域設置在底半導體層中的埋入絕緣體層下。至少一個導電通路結構從互連層級金屬線延伸通過中段(MOL)電介質層、頂半導體層中的淺溝道隔離結構和埋入絕緣體層，並且到達該摻雜接觸區域。該摻雜接觸區域被偏置電壓，該電壓為RF開關的峰值電壓或與其接近，以去除感生電荷層內的少數電荷載流子。少數電荷載流子通過該摻雜接觸區域和至少一個導電通路結構排放。快速排放感生電荷層中的可移動電荷減少了RF開關中的諧波產生和信號衰減。還提供半導體結構的設計結構。
文檔編號H01L23/52GK101764092SQ20091022177
公開日2010年6月30日 申請日期2009年11月16日 優先權日2008年12月23日
發明者愛德華·J·諾瓦克, 石雲, 詹姆斯·A·斯林克曼, 阿蘭·B·伯圖拉, 阿爾文·J·約瑟夫 申請人:國際商業機器公司