半導體裝置、半導體裝置的製造方法、半導體製造裝置和計算機記錄介質的製作方法

2023-05-24 00:15:56 2

專利名稱：半導體裝置、半導體裝置的製造方法、半導體製造裝置和計算機記錄介質的製作方法
技術領域：
本發明涉及具有利用等離子體處理形成的電容器的半導體裝置及其製造方法、能夠進行用於形成該電容器時用的等離子體處理的半導體製造裝置、以及計算機記錄介質。
背景技術：
作為半導體裝置的DRAM，構造為在其存儲單元內具有MOS電晶體和蓄積存儲用的電荷的電容器。近年來，伴隨半導體裝置的微細化，要求半導體裝置內的電晶體和電容器的尺寸縮小化。可是，電容器的電容與其面積成正比，與厚度成反比，所以減薄厚度自然是有極限的。
作為電容器的結構，多數採用MIM(Metal Insulator Metal)結構或MIS(Metal Insulator Semiconductor)結構。在MIS結構的半導體層(下部電極)中，例如能用多晶矽。
在上述這樣的電容器結構中，多晶矽等下部電極、電容膜形成後，有進行熱處理的工序。多晶矽電極通過熱處理，表面被氧化，成為SiO2層。其結果，構成電容器的絕緣膜的表觀介電常數變小，電容減少。
另一方面，在邏輯裝置的外圍電路中，有的使用氮化鈦(TiN)代替上述下部的由多晶矽材料構成的電極。作為電容器的下部電極的氮化鈦，進行熱處理時與多晶矽的情況相同，其表面被氧化。其結果，形成TiO，電阻增大。或者構成電容器的表觀絕緣膜的厚度增大，產生電容減少的問題。
在日本國專利公開公報2001-274148號中，公開了在矽氧化膜上用等離子體處理方法形成矽氮化膜的方法。
專利文獻1日本國專利公開公報2001-274148號

發明內容
本發明就是鑑於上述情況而完成的，目的在於提供一種不增大膜厚，能夠抑制電容器電容的下降的半導體裝置、其製造方法和製造裝置。另外，目的還在於抑制電容器的洩漏電流。
為了達到上述目的，本發明的第一方面，是一種具有電容器的半導體裝置，上述電容器具有下部電極、上部電極、以及夾在上述下部電極與上述上部電極之間的絕緣膜，上述下部電極的絕緣層側的表面被氮化。
另外，本發明的第二方面，是一種半導體裝置的製造方法，包括在半導體基板上形成用於電容器的下部電極的工序；使上述下部電極的表面氮化的工序；在上述下部電極上形成絕緣膜的工序；和在上述絕緣膜上形成上部電極的工序。
另外，本發明的第三方面，在用於具有上部電極、下部電極、以及形成在這些電極之間的絕緣膜的電容器的製造工序的裝置中，具有容納應處理的半導體基板的處理容器；將對應於處理的氣體供給上述處理容器內的氣體供給單元；和將用於激發等離子體的微波供給上述處理容器內的微波供給單元。而且，為了在上述下部電極的表面上形成氮化膜，將形成有上述下部電極的上述半導體基板裝入上述處理容器中後，利用上述氣體供給單元將氮氣供給該處理容器。
在發明的各方面中，在下部電極是多晶矽的情況下，通過表面被氮化，提高了在後繼工序中熱處理時的耐氧化性。一般說來，在DRAM中，電容器的電容增大，所以將本發明應用於DRAM的電容器中時效果更加顯著。
另外，作為下部電極使用氮化鈦時，將該氮化鈦的表面進一步氮化，形成富含氮的層。由此，與多晶矽下部電極的情況相同，提高了在後繼工序中熱處理時的耐氧化性。
例如在半導體製造裝置中，執行如下工序在半導體基板上形成用於電容器的下部電極的工序；使上述下部電極的表面氮化的工序；在上述下部電極上形成絕緣膜的工序；和在上述絕緣膜上形成上部電極的工序。而且根據計算機記錄介質所具有的軟體，通過計算機控制半導體製造裝置，執行這些工序。
在本發明中，通過對電容器的下部電極表面進行氮化處理，不僅能提高耐氧化性，而且還能減少電容器內部的洩漏電流。其結果，能抑制表觀介電常數的下降，絕緣膜的膜厚也能變得更厚。


圖1是表示本發明的第一實施例的電容器的結構的截面說明圖。
圖2是表示本發明的半導體裝置的製造方法的一例的流程圖。
圖3是表示本發明的等離子體處理裝置的結構的截面圖。
圖4是表示第一實施例的電容器的作用·效果的曲線圖。
圖5是表示本發明的第二實施例的電容器的結構的截面說明圖。
圖6是表示第二實施例的電容器的製造工藝的一部分的工序圖，圖6(A)表示澱積氮化鈦的形態，圖6(B)表示通過等離子體氮化處理形成富含氮層的形態。
圖7是表示第二實施例的電容器的作用·效果的曲線圖。
圖8是表示第二實施例的電容器的作用·效果的曲線圖。
圖9是表示等離子體氮化處理時的膜厚與壓力的相關性的曲線圖。
符號說明10電容器11矽基板12下部電極 14絕緣膜16上部電極 18氮化層20等離子體處理裝置 21等離子體處理容器21A、21B排氣口 22基板保持臺28波導管27氣體供給口W矽晶片具體實施方式
以下，以DRAM中的電容器的製造為例，說明本發明。構成DRAM的多個存儲單元的各個單元採用包括一個MOS電晶體、一個電容器和元件分離區域的結構。MOS電晶體例如具有在P型矽基板上摻雜有N型的源電極和漏電極、柵絕緣膜和柵電極。漏電極連接在位線上。柵電極連接在字線上。在柵電極部的周圍形成保護氧化膜。
圖1(A)表示本發明的第一實施例的電容器10的結構。電容器10包括在矽基板11上形成的層間絕緣膜17、在層間絕緣膜17上形成的下部電極12、在下部電極12上形成的絕緣膜14、以及在絕緣膜14上形成的上部電極層16。上部電極16是TiN等金屬層，下部電極12由多晶矽構成。下部電極12在接觸絕緣膜14的面一側具有氮化層18。在電容器10中，利用多晶矽19與MOS電晶體的源部15電連接。
其次，根據圖2說明形成電容器10的工藝。首先，在層間絕緣膜17上通過蝕刻，形成接觸孔，利用CVD法等澱積多晶矽，形成下部電極12(步驟S1)。此後，在下部電極12的表面上通過等離子體氮化處理形成氮化層18(多晶矽氮化膜)(步驟S2)。此後在氮化膜18上形成絕緣膜14(步驟S3)。然後再形成上部電極層16(步驟S4)，此後，例如為了增大表面積，進行形成凹凸形狀所必要的蝕刻，形成電容器10。
圖3表示本發明的等離子體氮化處理中使用的半導體製造裝置(等離子體處理裝置)20的結構概略圖。半導體製造裝置20具有處理容器21，該處理容器21具有保持作為被處理基板的矽晶片W的基板保持臺22。在基板保持臺22的內部，設有加熱器22a，利用來自電源22b的電力供給，能將矽晶片W加熱到所希望的溫度。
處理容器21內的氣體從排氣口21A和21B，通過排氣泵21C排放。由鋁構成的氣體擋板(隔板)211配置在基板保持臺22的周圍。在氣體擋板211的上表面上設有石英覆蓋物212。
在處理容器21的裝置上方，對應於基板保持臺22上的矽晶片W，設有開口部。該開口部利用由石英或Al2O3構成的電介質板23堵塞。平面天線24配置在電介質板23的上部(處理容器21的外側)。在該平面天線24上形成有從波導管供給的電磁波透過用的多個槽24a。波長縮短板25和波導管28配置在平面天線24的更上部(外側)。冷卻板26以覆蓋波長縮短板25的上部的方式配置在處理容器21的外側。在冷卻板26的內部設有製冷劑流動的製冷劑流路26a。
在處理容器21的內部側壁上，設有等離子體氮化處理時導入氣體用的氣體供給口27。在本實施方式中，作為處理氣體供給源，準備氬氣供給源41、氮氣供給源42，通過各個閥41a、42a、進行流量調節的質量流量控制器41b、42b、以及閥41c、42c，連接在氣體供給口27上。另外，在處理容器21的內壁的內側上，以包圍容器總體的方式形成製冷劑流路21a。
在半導體製造裝置20中，設置有發生用於激發等離子體的數GHz電磁波的電磁波發生器(磁控管)29。該電磁波發生器29中發生的微波在波導管28中傳播，被導入處理容器21中。
半導體製造裝置20由控制裝置51控制。控制裝置51具有中央處理裝置52、支持電路53、以及包含關聯的控制軟體的記錄介質54。該控制裝置51控制例如來自氣體供給口27的氣體的供給、停止、流量調節、加熱器22a的溫度調節、排氣泵21C的排氣、以及電磁波發生器29等，在半導體製造裝置20中進行實施等離子體處理的各工藝中的必要的控制。
控制裝置51的中央處理裝置52可以使用通用計算機的處理器。記錄介質54可以使用例如RAM、ROM、軟盤、硬碟的各種形式的記錄介質。另外支持電路53，在各種方法中為了支持處理器與中央處理裝置52連接。半導體製造裝置20的主要部分如上構成。
在下部電極12的表面上通過等離子體氮化處理形成氮化層18時，將在矽基板11上形成有下部電極12的晶片W放置在基板保持臺22上。此後，通過排氣口21A、21B，進行處理容器21內部的空氣的排氣。處理容器21的內部被設定為規定的處理壓。從氣體供給口27供給惰性氣體、例如氬氣和氮氣。
另一方面，電磁波發生器29中發生的數GHz頻率的微波通過波導管28，供給到處理容器21。微波通過平面天線24、電介質板23，導入到處理容器21。然後，由該微波激發等離子體，生成氮自由基。在處理容器21內通過微波激發而生成的高密度等離子體，在下部電極12的表面上生成氮化層18。
此後，在下部電極12上形成有絕緣膜14。該絕緣膜14例如由矽氧化膜構成。其次，在絕緣膜14上形成有上部電極16，構成電容器10。雖然在絕緣膜14的形成工序或上部電極16的形成工序中進行熱處理，但由於在下部電極12上形成氮化層18，所以能夠有效地抑制下部電極12的上表面的氧化。
另外，上部電極16可以用多晶矽代替氮化鈦、鋁等的金屬材料。另外，作為絕緣膜14，除了矽氧化膜以外，還能使用矽氧氮化膜、氧化鉭、氧化鋁等。
其次，實際上關於氮化層熱處理時的耐氧化性，在矽基板上進行等離子體氮化處理，進行了驗證。將其結果示於表1。


從No.1至No.3是根據本發明進行等離子體氮化處理的矽基板。在基於本發明的試樣中，處理氣體使用了氬氣和氮氣的混合氣體。其流量比都是1000/40(sccm)。等離子體處理時的等離子體輸出都是3500W，處理壓力是67Pa，而且處理溫度是400℃。從No.1至No.3，等離子體處理時間不同，No.1為30秒，No.2為120秒，No.3為300秒。No.4作為比較例，表示進行高速熱氮化膜處理的矽基板的數據。該處理時間為180秒。另外，從No.1至No.4的試樣都分別各準備了7個。上述的從No.1至No.4的試樣，在上述的氮化處理後，在600℃至900℃之間進行熱氧化處理。
圖4表示在表1所示的實驗中，氮化膜受到的影響。縱軸表示由氮化膜的氧化導致的光學膜厚度的增量，單位為埃。橫軸表示高速熱氧化處理的處理溫度，單位是攝氏度。圖中的各點表示由熱氧化處理溫度下的氮化膜的熱氧化導致的膜厚度增量。從該曲線可知，進行等離子體氮化處理的試樣與進行了相對高速熱氮化處理的試樣相比，前者的光學膜厚度的增量少，可知熱氧化的影響小。另外，可知等離子體氮化處理的時間越長，光學膜厚度的增量越少。即，等離子體氮化處理的時間越長，氮化膜越厚，由等離子體氮化處理產生的氮化膜越厚，熱氧化處理的影響越小，可以說具有耐氧化性。
其次，說明本發明的第二實施例。本實施例使用氮化鈦代替多晶矽，作為電容器的下部電極112。圖5表示其結構。另外，在本實施例的說明中，與上述的第一實施例相同或對應的結構要素，標以相同的標記，省略重複的說明。
電容器100，在層間絕緣膜111上形成的層間絕緣膜117上，通過蝕刻形成導通孔(via hole)，埋入勢壘金屬(Barrier Metal)32和導通金屬(Via Metal)119，用CVD法形成由氮化鈦構成的下部電極112、在下部電極112上形成的絕緣膜14、以及在絕緣膜14上形成的上部電極16。上部電極16是TiN等金屬層。在下部電極112中，在與絕緣膜14接觸的面上形成富含氮層118。電容器100連接在Al布線或Cu布線30上，但最後電連接MOS電晶體的源電極。
為了形成電容器100，用CVD法等形成在層間絕緣膜111上的層間絕緣膜117上，通過蝕刻形成導通孔，埋入勢壘金屬32和導通金屬119，將氮化鈦澱積在它上面，形成下部電極112。此後，在下部電極112的表面上通過等離子體氮化處理形成富含氮層118(參照圖6(A)、(B))。
用圖2所示的等離子體處理裝置20進行本實施例的電容器100的製造工序的一部分。使下部電極112的表面呈富含氮的狀態時，將在矽基板11上形成有下部電極112的晶片W放置於等離子體處理裝置20的基板保持臺22上。此後，通過排氣口21A、21B，進行處理容器21內部的空氣的排氣。處理容器21的內部被設定為規定的處理壓。從氣體供給口27供給惰性氣體和氮氣。
另一方面，電磁波發生器中發生的數GHz頻率的微波通過波導管28，供給到處理容器21。微波通過平面天線24、電介質板23，導入導處理容器21。然後，由該微波激發等離子體，生成氮自由基。在處理容器21內通過微波激發而生成的高密度等離子體，在下部電極112的表面上再生成氮化層118。下部電極112由氮化鈦構成，所以氮分布在其全體上。通過等離子體氮化處理，摻雜氮形成富含氮層118。因此，富含氮層118在下部電極112中成為比其他區域氮含量多的層。
此後，在下部電極112上形成絕緣膜14。該絕緣膜14例如由矽氧化膜構成。其次，在絕緣膜14上形成上部電極16，構成電容器100。雖然在絕緣膜14的形成工序或上部電極16的形成工序中進行熱處理，但由於在下部電極112上形成有富含氮層118，所以能有效地抑制下部電極112的上表面的氧化。
另外，上部電極16能用多晶矽代替氮化鈦、鋁等金屬材料。另外，作為絕緣膜14，除了矽氧化膜以外，還能使用矽氮化膜、氧化鉭、氧化鋁等。
圖7表示下部電極112的等離子體氮化處理的處理時間和薄膜電阻的關係。如圖7中的曲線所示，分成1Torr(133Pa)、100mT(13.3Pa)、500mT(13.3×5Pa)情況，測定氣壓。其結果，氮的氣壓越低，薄膜電阻越低。即，可知氣壓越低，越能高效率地形成富含氮層118。
其次，研究了氮化鈦膜熱處理時的耐氧化性。在矽基板上形成氮化鈦膜後，進行等離子體氮化處理，準備形成有富含氮層的試樣。作為本發明的試樣，準備等離子體氮化處理時間為120秒的試樣(圖8中的□)、以及等離子體氮化處理時間為30秒的試樣(圖8中的○)兩種。另外，為了進行比較，準備了未進行等離子體氮化處理的只具有氮化鈦膜的基板(圖8中的△)。
在本實驗中，一邊進行等離子體氧化處理，一邊測定薄膜電阻，研究了等離子體氮化處理的影響。圖8中示出了測定結果。在圖8所示的曲線圖中，縱軸表示氮化鈦膜(下部電極112)的薄膜電阻值。橫軸表示等離子體氧化處理前的基準值(TiN as depo)、和對氟酸處理後的矽基板進行等離子體氧化處理時的氧化膜厚度為20埃、40埃和60埃。表示氧化膜越厚，等離子體氧化處理時間越長。從該圖可知，越是進行等離子體氧化，不進行等離子體氮化處理的試樣的電阻值越高，受熱處理的氧化影響越強。與此不同，進行等離子體氮化處理的試樣的薄膜電阻值增加得少，表示不容易受熱處理的氧化影響。即表示進行等離子體氮化處理的試料，熱處理時耐氧化性好。
其次，研究了等離子體氮化處理中的壓力影響。為了增大表面積，電容器的形狀有時採用形成有深孔或呈凹凸形狀的立體結構。在這樣的情況下，隨著部位的不同，膜厚也容易不同。膜厚的不同導致電特性不同，所以使膜厚均勻是重要的，但根據本發明者的驗證，能確認等離子體氮化時的壓力，特別是對具有這些立體結構的電容器的膜厚度的均勻性會造成影響。
圖9表示在Si的下部電極表面具有凹凸形狀的電容器中，對該下部電極改變等離子體處理時的壓力、進行等離子體氮化處理時的膜厚。圖中Open表示下部電極表面的凹凸稀少的情況，Dense表示下部電極表面的凹凸稠密的情況，表示各凹部內的底部的膜厚。
根據這樣的結果，能夠確認膜厚的均勻性相關於等離子體氮化處理時的壓力，根據發明者們的驗證，壓力優選在1Torr(133Pa)～5Torr(5×133Pa)之間，更優選在3Torr(3×133Pa)附近。
以上根據幾個例子說明本發明的實施方式和實施例，但本發明不限定於這些實施例，在權利要求所述的技術思想範疇內能加以變更。
產業上的可利用性能不降低電容而製造薄膜電容器，對於半導體裝置例如DRAM的製造有用。
權利要求
1.一種半導體裝置，具有電容器，其特徵在於所述電容器具有下部電極、上部電極、以及夾在所述下部電極和所述上部電極之間的絕緣膜，所述下部電極的絕緣層側的表面被氮化。
2.如權利要求1所述的半導體裝置，其特徵在於所述下部電極是多晶矽。
3.如權利要求1所述的半導體裝置，其特徵在於所述下部電極是氮化鈦，該氮化鈦的表面進一步被氮化。
4.如權利要求1所述的半導體裝置，其特徵在於所述下部電極的氮化處理通過等離子體處理來進行。
5.如權利要求1所述的半導體裝置，其特徵在於所述電容器用於DRAM。
6.如權利要求1所述的半導體裝置，其特徵在於所述電容器用於邏輯裝置。
7.一種半導體裝置的製造方法，其特徵在於，包括在半導體基板上形成用於電容器的下部電極的工序；使所述下部電極的表面氮化的工序；在所述下部電極上形成絕緣膜的工序；和在所述絕緣膜上形成上部電極的工序。
8.如權利要求7所述的製造方法，其特徵在於所述下部電極由多晶矽構成。
9.如權利要求7所述的製造方法，其特徵在於所述下部電極是氮化鈦，具有使該氮化鈦的表面進一步氮化的工序。
10.如權利要求7所述的製造方法，其特徵在於所述下部電極的氮化處理通過等離子體處理來進行。
11.如權利要求7所述的製造方法，其特徵在於所述電容器用於DRAM。
12.如權利要求7所述的製造方法，其特徵在於所述電容器用於邏輯裝置。
13.一種半導體製造裝置，用於具有上部電極、下部電極、以及形成在這些電極之間的絕緣膜的電容器的製造工序，其特徵在於，具有容納應處理的半導體基板的處理容器；將對應於處理的氣體供給所述處理容器內的氣體供給單元；和將用於激發等離子體的微波供給所述處理容器內的微波供給單元，為了在所述下部電極的表面上形成氮化膜，將形成有所述下部電極的所述半導體基板裝入所述處理容器後，所述氣體供給單元將氮氣供給該處理容器。
14.如權利要求13所述的製造裝置，其特徵在於所述下部電極由多晶矽構成。
15.如權利要求13所述的製造裝置，其特徵在於所述下部電極是氮化鈦，使該氮化鈦的表面進一步氮化。
16.如權利要求13所述的製造裝置，其特徵在於所述電容器用於DRAM。
17.如權利要求13所述的製造裝置，其特徵在於所述電容器用於邏輯裝置。
18.如權利要求10所述的製造方法，其特徵在於所述等離子體處理在1×133Pa～5×133Pa以下的減壓下進行。
19.一種計算機記錄介質，其特徵在於包含計算機對半導體製造裝置執行在半導體基板上形成用於電容器的下部電極的工序，使所述下部電極的表面氮化的工序，在所述下部電極上形成絕緣膜的工序，和在所述絕緣膜上形成上部電極的工序的軟體。
全文摘要
本發明的目的在於提供不增大膜厚，而能抑制電容器電容下降的半導體製造裝置。在具有電容器的半導體裝置中，電容器具有下部電極、上部電極、以及夾在下部電極與上部電極之間的絕緣膜。下部電極的絕緣層側的表面被氮化。在下部電極是多晶矽的情況下，通過表面氮化，提高後繼工序中熱處理時的耐氧化性。特別是在DRAM中，由於電容器的電容增大，所以其效果變大。另外還減少了電容器內部的洩漏電流。
文檔編號H01L21/822GK1820370SQ20048001971
公開日2006年8月16日 申請日期2004年9月22日 優先權日2003年9月26日
發明者佐佐木勝 申請人:東京毅力科創株式會社