集成電路內的結構特徵形成的製作方法

2023-05-21 18:10:51 3

專利名稱：集成電路內的結構特徵形成的製作方法
技術領域：
本發明涉及集成電路領域。更具體地，本發明涉及集成電路設計，所述集成電路設計經調適以便更容易地被製造。
背景技術：
通過光刻工藝來製造集成電路是已知的，由此集成電路由一層在另一層之上而形 成的多個層組成。典型地，所形成的層中的一個或多個包括接觸層，該接觸層為下面的層 (諸如多晶矽層或擴散層)提供電觸點(electrical contacts) 0如下也是已知的形成包 括通孔(via)的層，用於為下面的層提供電觸點。由於製程幾何結構已經在尺寸上減小，因 此，形成能夠在一個操作中印刷完整光刻層的掩模(mask)變得困難。為了解決此問題，如 下是已知的利用所謂的「雙重圖案」，由此兩個圖案層被依次印刷且一起形成光刻層，所述 光刻層被用於控制進一步的工藝(諸如蝕刻、沉積等等)。通過將光刻層的形成分成兩個或 更多的印刷圖案層，使如下變得可能將所述掩模的特徵在不同的圖案層中進一步間隔開， 這能夠使得這些掩模被更容易地形成和印刷。在集成電路領域中如下也是已知的形成多個器件的電路，其中所形成的電路的 性能特性依據於組合而形成該電路的所述器件的匹配程度。作為例子，當在集成電路上形 成讀出放大器(sense amplifier)或運算放大器時，形成那些電路的各種器件(電晶體)具 有緊密匹配特性是重要的，以便避免該電路的整體性能特性的降低，例如，運算放大器中的 不匹配的器件可能產生不期望的高偏移電壓，或讀出放大器中的不匹配的器件可能使該讀 出放大器不利地對電壓差的一個極性相對於電壓差的另一極性不敏感。因為隨著製程幾何 結構在尺寸上下降，存在製造差異增加的一般趨勢，所以隨著製程幾何結構在尺寸上下降， 對於不匹配器件的這種敏感性變得更大。在集成電路中形成的電路的性能特性的這種降低 可以足以以不可接受的方式降低成品率(yield)和/或總性能。隨著器件幾何結構變得更 小，該問題也變得更嚴重。

發明內容
從一個方面看，本發明提供了一種使用光刻工藝形成的集成電路，該光刻工藝包 括從多個單獨印刷的圖案層形成光刻層的階段，該集成電路包括具有多個器件的電路，每 一器件包括使用所述光刻層形成的一個或多個結構特徵，所述多個器件中的至少兩個是匹 配的器件，以致於隨著所述匹配的器件偏離於具有匹配的性能特性，所述電路的性能被降 低；以及一個或多個虛擬(dummy)結構特徵，其相對於所述匹配的器件中的每一個的一個 或多個結構特徵而被設置，以便迫使所述匹配的器件中的每一個的所述一個或多個結構特 徵形成於所述圖案層中的一個共同圖案層中。本發明的技術認識到當多個圖案層被用以產生用於形成結構特徵的光刻層時， 如果用於不同的匹配的器件的所述結構特徵形成於不同圖案層，則那些匹配裝置之間的可 能的不匹配將會不利地增加。不僅認識到該問題，本發明的技術提供了在所述電路的設計中使用虛擬結構特徵(並非為該電路的正常功能所需要的結構特徵)的解決方案，這些虛 擬結構特徵相對於所述匹配的器件的所述結構特徵而被放置，以便迫使所述匹配的器件的 所述結構特徵形成於同一圖案層中。通過迫使匹配的器件的所述結構特徵形成於同一圖案 層中，那些結構特徵之間的變化可以被減少，且因此不匹配等級可以被降低。所形成的所述結構特徵可以變化。本發明的技術可用於觸點和/或通孔的形成 中。根據用於相關的製造工藝的設計規則，所述虛擬結構特徵可用來迫使所述匹配的 器件的所述結構特徵進入同一圖案層所用的方式可以變化。然而，一個使用虛擬結構特徵 是有利的頻繁發生的狀況為當所述圖案層中的每一個中的所述結構特徵具有最小間隔 時。以此方式，如果虛擬結構特徵被放置為相距匹配的器件的兩個結構特徵小於最小間隔， 所述兩個結構特徵可或不可形成於同一圖案層中，則所述虛擬結構特徵的出現將迫使所述 器件的所述結構特徵位於與所述虛擬結構特徵不同的圖案層中，且因此很可能在與彼此相 同的層中。同時，應了解為了產生所述光刻層而被形成的圖案層的數目可以變化。常見的情 況為存在一起形成光刻層的兩個圖案層，且使用虛擬結構特徵的本發明的技術在這種雙 重圖案技術的情形下尤其有效。儘管應了解包含匹配的器件的電路可以採取多種不同的形式，但本發明的技術適 用的通常形式為包括運算放大器和讀出放大器的集成電路，因為這些電路對器件不匹配 是敏感的。本發明的技術非常適合於在具有器件的集成電路中使用，其中所述器件具有32nm 或更小的最小特徵尺寸，因為在此環境中經常使用雙重圖案且存在對器件不匹配增加的敏 感性。可引起器件不匹配的所述圖案層之間的變化的性質可以變化。本發明的技術解決 的所述變化的例子包括具有在所述光刻層中的相對位置的圖案層，所述光刻層遭受一定 程度的隨機位置誤差，且所述圖案層是這樣的形成於每一圖案層中的所述結構特徵具有 相對於其預期的設計尺寸的不同程度的尺寸偏離(例如，一個圖案層可以產生小於所述預 期的設計的觸點，而另一圖案層可以產生大於所述預期的設計的接觸)。應了解，不僅具有在根據本發明的技術而生產集成電路中所反映的一個方面，本 發明的另一方面也由計算機可讀存儲介質提供，該計算機可讀存儲介質存儲用於控制製造 集成電路的工藝的設計，以便形成如上文所論述的集成電路。用於形成集成電路的設計數 據通常以計算機可讀存儲介質的形式被分配給製造設備，該製造設備可以被置於別處和/ 或可由不同的實體擁有。如上文所論述的有助於製造具有減少的器件不匹配的集成電路的 所述集成電路的設計特徵存在於所述設計數據本身中，且因此這種設計數據形成本發明的 一種類型的實施例。本發明的另一方面提供了一種產生用於控制形成多個掩模的數據的方法，所述掩模用於使用光刻工藝來製造集成電路，該光刻工藝包括從用不同的掩模形成的多個單獨 印刷圖案層形成光刻層的階段，所述集成電路包括具有多個器件的電路，每一器件包括使 用所述光刻層形成的一個或多個結構特徵，所述多個器件中的至少兩個是匹配的器件，以 便在所述匹配的器件偏離於具有匹配的性能特性時，所述電路的性能被降低，所述方法包括以下步驟形成定義一個或多個虛擬結構特徵的數據；將待形成的每一觸點分配給圖案 層；所述分配步驟響應於所述一個或多個虛擬結構特徵相對於所述匹配的器件中的每一個 的一個或多個結構特徵的位置，以便迫使所述匹配的器件中的每一個的所述一個或多個結 構特徵形成於所述圖案層的一個共同圖案層中；以及形成用於控制形成所述多個掩模的數 據，所述掩模用於印刷所述多個圖案層，每個圖案層包括分配給所述圖案層的那些結構特徵。根據本發明的技術的集成電路的設計用來提供用於控制形成掩模的數據，所述掩 模用於以根據已引入所述設計中的一個或多個虛擬結構特徵的位置，將所述待形成的結構 特徵分配給圖案層的方式來製造集成電路，以便迫使匹配的器件的結構特徵進入相同的圖 案層中。隨後，此圖案層數據可以被用於驅動形成將在製造過程期間使用的實體掩模的機 構。本發明的另一方面提供了一種存儲數據的計算機可讀存儲介質，所述數據定義了 使用光刻工藝形成的集成電路，該光刻工藝包括從多個單獨印刷圖案層形成光刻層的階 段，所述集成電路包括具有多個器件的電路，每個器件包括使用所述光刻層形成的一個或 多個結構特徵，所述多個器件中的至少兩個是匹配的器件，以便在所述匹配的器件偏離於 具有匹配的性能特性時，所述電路的性能被降低；定義所述集成電路的所述數據包括定 義將形成於所述集成電路中的至少一個層的數據，所述至少一個層包括所述匹配的器件中 的每一個的一個或多個結構特徵；以及定義包括一個或多個虛擬結構特徵的至少一個層的 數據，所述一個或多個虛擬結構特徵相對於所述匹配的器件中的每一個的所述一個或多個 結構特徵而被設置，以便迫使所述匹配的器件中的每一個的所述一個或多個結構特徵形成 於所述圖案層的一個共同圖案層中。承載定義了集成電路設計的數據的計算機可讀存儲介質也可以通過合併定義所 述匹配的器件的結構特徵的至少一個層，以及包括相對於所述匹配的器件的所述結構特徵 而被設置的虛擬結構特徵的至少一個層來實現本發明的技術，以便當包括由所述層數據定 義的所述層的集成電路經歷製造工藝流程時，迫使這些結構特徵形成於一個共同圖案層 中。結合附圖閱讀說明性實施例的以下詳細的描述，本發明的以上以及其它目標、特 徵以及優點將會更加明顯。


圖1示意地示出包括併入匹配的器件的電路的集成電路；圖2示意地示出形成為兩個印刷圖案層的光刻層；圖3示意地示出用於器件的觸點可以如何被分配給不同的圖案層；圖4示意地示出形成於不同的圖案層中的觸點的位置以及尺寸的隨機變化；第5示出將觸點無約束地分配給不同圖案層可以如何導致不匹配的器件和匹配 的器件；圖6示意地示出使用虛擬觸點以迫使將觸點分配至同一圖案層中；圖7示意地示出用於集成電路的設計和製造的工藝流程；以及圖8為示意地示出用於形成用以驅動掩模產生的數據的工藝的流程圖。
具體實施例方式圖1示意地示出集成電路2，其包括運算放大器電路4和包含RAM陣列6的存儲器，以及讀出放大器8。應了解，集成電路通常將包括許多進一步的電路組件。所述運算放 大器4以及所述讀出放大器8被作為集成電路中對於器件中的器件不匹配具有特別的敏感 性的電路的例子而圖示，所述器件一起形成運算放大器或一起形成讀出放大器。此技術領 域的技術人員將熟悉對於器件不匹配具有較大或較小程度的敏感性的其它類型的電路。大 體而言，如果形成那些電路的器件在其性能特性內是緊密匹配的，則大多數電路將更好地 工作。圖2示意地示出可以如何使用兩個單獨圖案層來印刷包含多個線性線路(linear line)的光刻層，該兩個單獨圖案層按次序被塗覆(applied)且一起形成設計的用於所述 光刻層的總體圖案。作為一個例子，如果該光刻層包含具有圖2的左手邊部分圖示的形式 的抗蝕劑層(layer of resist)，則可通過首先使用形成圖2的右手側的上部圖案層的一個 掩模，且隨後使用形成圖2的右手側的下部圖案層的第二掩模來印刷此抗蝕劑。使用所述 兩個單獨掩模以形成兩個單獨圖案層的組合的效果是產生期望的光刻層。可見，這些單獨 的圖案層允許其試圖定義的特徵之間的較大的線間隔。此增加的線間隔使得產生形成每一 圖案層所需要的掩模更容易，以及使得使用那些掩模以精確地形成所需的圖案更容易。圖3示意地示出由多晶矽層12以及擴散層14形成的器件10。多個觸點16 (諸 如金屬觸點)形成在所述多晶矽層12以及所述擴散層14上。此形式的器件將對此技術領 域的技術人員而言是熟悉的。在其它實施例中，在此實例中為觸點的所述結構特徵可在其 它實例中為通孔。因此，下文對觸點的提及應理解為指示出結構特徵的一個例子，其中可用 本發明的技術控制形成且其它形式也是可能的(例如，在其它實施例中，觸點16可以是通 孔)。根據圖2中所論述的雙重圖案技術，圖3示出可以如何通過使用兩個圖案層以形成所 述器件觸點來形成所述器件10。第一圖案層形成器件觸點18且第二圖案層形成器件觸點 20。分離所述觸點18、20，以便用不同的單獨圖案層形成所述觸點18、20，從而允許所述器 件觸點的每一個圖案層中增加的間隔。這種在單獨的圖案層中增加的間隔使得那些圖案層 更容易形成。製造工藝的設計規則需求可以是每一個單獨圖案層中的所述器件觸點具有 最小間隔。在同一圖案層中位置彼此太接近的器件觸點將難以無誤差地單獨形成。除了圖4示出可在不同圖案層之間出現的隨機變化的效果之外，圖4與圖3類似。 因此，在圖案層之間存在位置變化，作為用於單獨形成那些觸點18、20的所述掩模中的未 對準或錯放的結果，所述變化導致所述第一層的觸點18與所述第二層的觸點20之間的位 置差異。以類似方式，所述第一圖案層的觸點18被顯示為具有超過其設計尺寸的增加的尺 寸，而第二圖案層的觸點20顯示為具有低於其設計尺寸的減小的尺寸。兩組觸點之間的這 種尺寸不匹配可以導致意在是匹配的器件的器件之間的性能變化。圖4中所圖示的位置變 化也同樣如此。圖5示意地示出兩個電路，每個電路包括形成為集成電路的一部分的兩個器件。 所述電路包括意在具有匹配的性能特性的兩個並排器件。如果所述匹配的器件不具有相同 的性能特性，則所述形成一部分的電路的性能被降低。在圖5中所示的電路中，將觸點分配 給特定的圖案層是無約束的。常規的負責分配哪些觸點將被形成為哪個圖案層的一部分的算法可以是不可預知的，並且不必然地在同一圖案層中的匹配的器件中形成相同的觸點。圖5的上部電路示出此行為的一個例子，由此，擴散層24上的觸點22顯著地小於擴散層 28上的觸點26。包括所述擴散層24和所述擴散層28的器件意在是匹配的器件，並且作為 觸點22、26在不同圖案層中形成的結果，所屬觸點22、26的尺寸的顯著變化將產生不匹配 的器件，所述不匹配的器件降低所述上部電路的總性能。與此不同，圖5的下部電路示出 觸點30可以全部被形成於同一圖案層中，從而產生在圖5的下部電路中的更好的匹配的器 件。哪個觸點用哪個圖案層形成的所述分配的無約束性質具有以下結果可包含意在是匹 配的成千上萬個器件的集成電路將非常可能包含在一些不匹配的器件，所述不匹配的器件 將降低所述集成電路的性能和/或成品率。圖6示意地示出可以如何修改圖5的電路以包括虛擬觸點32。將這些虛擬觸點 置於相距觸點34小於最小間隔(雙重圖案規則最小值)處，其通過掩模產生軟體而觸發分 離成不同掩模。這迫使將所述虛擬觸點32分配給不同於將觸點34分配至其的圖案層。由 於在此例子中僅存在兩個圖案層，故結果是將觸點34分配給同一圖案層。因此，與所述兩 個觸點34共有(由其共享)的圖案層相關聯的尺寸或位置的變化將同等地影響那兩個觸 點。迫使所述兩個觸點34進入同一圖案層中的另一效果是形成在所述擴散層上且相距觸 點34小於所需的最小間隔的觸點36將類似地被迫使進入與所述觸點34所在的圖案層不 同的圖案層中。此外，這種迫使進入不同圖案層中的約束具有以下結果迫使觸點36進入 與彼此相同的圖案層中，由此減少在所述觸點36之間的位置以及尺寸的變化。可見，圖6的上部部分中的虛擬觸點32具有迫使觸點38進入同一圖案層中的相 同的效果。根據在觸點38與觸點40之間的所需的最小間隔設計規則，將觸點40全部置於 與觸點38不同的圖案層中，且觸點40彼此在同一圖案層中。可見，圖6的所述上部和下部 電路已將觸點分配給不同的圖案層，但仍然在意在匹配的器件之間維持平衡。在圖6中也示出了被形成的版圖的器件幾何尺寸。在此例子中，最小特徵尺寸為 32nm。這對應於32nm工藝幾何尺寸。本發明的技術非常適於此尺寸以及更小尺寸的幾何 結構，在該幾何結構的情況下，使用雙重圖案的需求是強烈的並且對於器件不匹配的敏感 性是高的。圖7示意地示出了生產集成電路中的工藝流程。集成電路設計(諸如微處理器的 設計)由框42表示。在實際中，此集成電路設計可以被實現為包含定義了該集成電路設計 的數據的計算機可讀存儲介質。並且，提供至生產工藝的輸入是標準單元設計44的庫，該 庫形成構建塊，所述集成電路設計42可從所述構建塊變成用於製造的集成電路的版圖。這 些標準單元設計44通常包括電路，諸如邏輯門、讀出放大器、運算放大器、鎖存器(latch)、 RAM單元及其類似物，可以一起裝配這些電路以形成被指定更高更多功能級的期望的集成 電路設計42。所述標準單元設計44指定形成所述標準單元的不同光刻層以及特徵，諸如觸 點、擴散區域、多晶矽層等等的相對位置以及尺寸。通常將在所述標準單元設計44中提供 本發明的技術的虛擬觸點。作為一個例子，將向包括圖6中所示的匹配的器件的所述標準 單元添加所述虛擬觸點32。如將在下文所論述的，當進一步處理這些標準單元設計時，虛擬 觸點32的存在將約束將其它觸點分配至不同的圖案層中。這將迫使用於匹配的器件的觸 點進入同一圖案層中，由此減少那些匹配的器件之間的不匹配。應了解，本發明的技術不限於標準單元設計，並且，例如，可以用於全定製版圖設計中和/或與在標準單元之間提供互連的位置和路由算法相結合。至所述工藝的另一輸入是設計規則46。這些設計規則指定在如合成框48中所示 的，裝配由集成電路設計42以及標準單元設計44定義的設計時必須被觀察的因素(諸如 最小觸點間隔)。利用集成電路設計42、標準單元設計44以及設計規則46的這些工藝對 本技術領域的技術人員而言是熟悉的。合成工藝48通常由電腦程式執行，並且因此包含 所述集成電路設計42、所述標準單元設計44以及所述設計規則46的所述輸入通常是計算 機可讀存儲介質的形式(例如，存儲於存儲器中、物理介質(諸如CD，等等)上的數據)。在由框48指示的所述合成之後，將存在如下工藝將用於形成所述觸點的光刻層 分成用於形成觸點光刻層(集成電路可以具有多於一個的觸點光刻層)的兩個圖案層。這 兩個圖案層對應於將被產生以在製造工藝中使用的各自的掩模。在框50中所示的階段，所 述分成不同的掩模是處於分隔用於定義將形成哪些觸點的數據的層級處，以便不同的觸點 被分配給不同的圖案層(掩模)。一旦所有觸點數據已經被分配，則該數據可以被用以產生 數據流，隨後在框52中所示的步驟處，該數據流繼續以形成掩模。在框52處，如此形成的 掩模被用在方塊54處所示的製造設備中以製造實體集成電路。本發明的技術的變化是包括所述標準單元設計44中的虛擬觸點，但是包括這些 虛擬觸點作為所述設計中的單獨層(例如，由於屬於與功能電路所需的其它觸點分離的 層，因此用元數據(metadata)標註)。以此方式提供的虛擬觸點可以服從設計規則46，並 且因此約束將其它功能觸點分配至適當的各自的圖案層中。然而，一旦所述虛擬觸點已執 行約束分配「真實」觸點的這個任務，則可從定義所述「真實」觸點的其它數據過濾所述虛 擬觸點數據(例如，使用上文提及的元數據)，並且不將所述虛擬觸點數據傳遞至如方塊52 中所示的形成所述實體掩模的工藝。虛擬觸點的這種可選擇的移除由圖7中的框56示出。 以此方式，框52和54中所示的電路製造可以是不變的，因為其僅獲取定義將形成哪些掩模 的數據並且在框52處形成這些掩模，並且隨後在框54處使用這些掩模以製造所述實體集 成電路。當在框56處移除虛擬觸點以便其不會實際地實體地形成在最終生產的集成電路 上時，關於那些虛擬觸點，放寬所述設計規則46是可能的。因此，例如，由於不會實際地實 體地形成所述虛擬觸點，故放寬其位置規則是可能的。放寬與所述虛擬觸點相關的這些規 則可以具有如下優點給予設置這些虛擬觸點所在地的更多彈性，該優點反過來可以有助 於這些虛擬觸點在約束將實際地被製造的剩餘觸點分配至哪些圖案層中的作用。圖8為示意地示出本發明的技術的另一視圖的流程圖。在步驟58處，使用標準單 元庫以及集成電路設計來形成定義真實和虛擬觸點的數據。以此方式，可以定義用於生產 期望的觸點的光刻層的形式。此數據通常將是用於驅動電腦程式控制所述製造過程的計 算機可讀數據。在步驟60處，處理定義所述光刻層中的觸點的數據，以便將要被形成的每一觸點 分配給雙重圖案工藝的兩個圖案層中的圖案層，以滿足最小觸點間隔規則。在步驟58處 定義的數據中的虛擬觸點的設置是這樣的迫使將用於匹配器件的觸點分配至同一圖案層 中，由此減少器件間在性能特性方面的差異。在步驟62處，從所述圖案層移除所述虛擬觸點。步驟62是可選的。將虛擬觸點 實際地製造在實體集成電路中可以是可接受的。然而，在一些情況下，所述虛擬觸點可以引入不期望的效果，諸如增加的電容。在步驟64處，已被分配觸點的單獨圖案層被用於形成用於驅動每個圖案層的掩模產生工藝的數據。隨後，該數據可以被傳遞至電路製造設備，以便實體掩模可以被形成並 且隨後被用以形成所述實體集成電路。儘管已在本文中參考附圖詳細地描述了本發明的說明性實施例，但是應理解，本 發明不限於那些精確的實施例，並且在不脫離如隨附的權利要求所限定的本發明的範圍以 及精神的情況下，本領域技術人員可在其中實現各種變化以及修改。
權利要求
一種使用光刻工藝形成的集成電路，所述光刻工藝包括從多個單獨印刷的圖案層形成光刻層的階段，所述集成電路包括電路，所述電路具有多個器件，每個所述器件包括使用所述光刻層形成的一個或多個結構特徵，所述多個器件中的至少兩個是匹配的器件，以便當所述匹配的器件偏離於具有匹配的性能特性時，所述電路的性能被降低；以及一個或多個虛擬(dummy)結構特徵，所述一個或多個虛擬結構特徵相對於所述匹配的器件中的每一個的一個或多個結構特徵而被設置，以便迫使所述匹配的器件中的每一個的所述一個或多個結構特徵被形成於所述圖案層中的一個共同圖案層中。
2.如權利要求1所述的集成電路，其特徵在於，其中所述一個或多個結構特徵是一個 或多個觸點，並且所述一個或多個虛擬結構特徵是一個或多個虛擬觸點。
3.如權利要求1所述的集成電路，其特徵在於，其中所述一個或多個結構特徵是一個 或多個通孔(via)，並且所述一個或多個虛擬結構特徵是一個或多個虛擬通孔。
4.如權利要求1所述的集成電路，其特徵在於，其中所述圖案層的每一個中的結構特 徵具有最小間隔。
5 如權利要求4所述的集成電路，其特徵在於，其中，相距於所述匹配的器件中的每一 個的所述一個或多個結構特徵，所述一個或多個虛擬結構特徵具有小於所述最小間隔的間 隔，以便迫使所述匹配的器件中的每一個的所述一個或多個結構特徵被形成於與所述一個 或多個虛擬結構特徵不同的所述圖案層的一個圖案層中。
6.如權利要求1所述的集成電路，其特徵在於，其中所述多個單獨印刷的圖案層包括 兩個單獨印刷的圖案層。
7.如權利要求1所述的集成電路，其特徵在於，其中所述電路包括下列中的一個讀出放大器電路；以及運算放大器電路。
8.如權利要求1所述的集成電路，其特徵在於，其中所述器件具有32nm或更小的最小 特徵尺寸。
9.如權利要求1所述的集成電路，其特徵在於，其中所述多個圖案層具有在所述光刻 層中依一定程度的隨機位置(placement)誤差而定的相對位置。
10.如權利要求1所述的集成電路，其特徵在於，其中所述結構特徵中的每個具有設 計尺寸，並且形成在不同圖案層中的結構特徵具有相對於其設計尺寸的不同程度的尺寸變 化。
11.一種存儲設計數據的計算機可讀存儲介質，所述設計數據用於控制製造集成電路 的工藝，以便形成如權利要求1所述的集成電路。
12.—種產生用於控制多個掩模形成的數據的方法，所述掩模用於使用光刻工藝來制 造集成電路，所述光刻工藝包括從用不同掩模形成的多個單獨印刷的圖案層形成光刻層的 階段，所述集成電路包括具有多個器件的電路，每個所述器件包括使用所述光刻層形成的 一個或多個結構特徵，所述多個器件中的至少兩個是匹配的器件，以便當所述匹配的器件 偏離於具有匹配的性能特性時，所述電路的性能被降低，所述方法包括以下步驟形成定義一個或多個虛擬結構特徵的數據；將待形成的每個觸點分配給圖案層；所述分配步驟是響應於所述一個或多個虛擬結構特徵相對於所述匹配的器件中的每一個的一個或多個結構特徵的位置，以便迫使所述匹配 的器件中的每一個的所述一個或多個結構特徵被形成在所述圖案層中的一個共同圖案層 中；以及形成用於控制所述多個掩模的形成的數據，所述掩模用於印刷所述多個圖案層，每個 圖案層包括被分配給所述圖案層的那些結構特徵。
13.如權利要求12所述的方法，其特徵在於，其中所述一個或多個結構特徵是一個或 多個觸點，並且所述一個或多個虛擬結構特徵是一個或多個虛擬觸點。
14.如權利要求12所述的方法，其特徵在於，其中所述一個或多個結構特徵是一個或 多個通孔，並且所述一個或多個虛擬結構特徵是一個或多個虛擬通孔。
15.如權利要求12所述的方法，其特徵在於，其中，在所述將待形成的每個結構特徵分 配給圖案層的步驟之後，移除定義所述一個或多個虛擬結構特徵的所述數據，以便所述多 個掩模不形成所述一個或多個虛擬結構特徵。
16.如權利要求12所述的方法，其特徵在於，其中所述圖案層的每一個中的結構特徵 具有最小間隔。
17.如權利要求16所述的方法，其特徵在於，其中，相距於所述匹配的器件中的每一 個的所述一個或多個結構特徵，所述一個或多個虛擬結構特徵具有小於所述最小間隔的間 隔，以便迫使所述匹配的器件中的每一個的所述一個或多個結構特徵形成在與所述一個或 多個虛擬結構特徵不同的所述圖案層中的一個圖案層中。
18.如權利要求12所述的方法，其特徵在於，其中所述多個單獨印刷的圖案層包括兩 個單獨印刷的圖案層。
19.如權利要求12所述的方法，其特徵在於，其中所述電路包括下列中的一個讀出放大器電路；以及運算放大器電路。
20.如權利要求12所述的方法，其特徵在於，其中所述器件具有32nm或更小的最小特 徵尺寸。
21.如權利要求12所述的方法，其特徵在於，其中所述多個圖案層具有在所述光刻層 中依一定程度的隨機位置誤差而定的相對位置。
22.如權利要求12所述的方法，其特徵在於，其中所述觸點中的每個具有設計尺寸，並 且形成在不同圖案層中的結構特徵具有相對於其設計尺寸不同程度的尺寸變化。
23.一種存儲設計數據的計算機可讀存儲介質，所述設計數據用於控制製造集成電路 的工藝，所述工藝包括如權利要求12所述的產生用於控制多個掩模的形成的數據。
24.一種存儲數據的計算機可讀存儲介質，所述數據定義了使用光刻工藝形成的集成 電路，所述光刻工藝包括從多個單獨印刷的圖案層形成光刻層的階段，所述集成電路包括 具有多個器件的電路，每個所述器件包括使用所述光刻層形成的一個或多個結構特徵，所 述多個器件中的至少兩個是匹配的器件，以便當所述匹配的器件偏離於具有匹配的性能特 性時，所述電路的性能被降低；定義所述集成電路的所述數據包括定義待形成於所述集成電路中的至少一個層的數據，所述集成電路包括所述匹配的器 件中的每一個的一個或多個結構特徵；以及定義包括一個或多個虛擬結構特徵的至少一個層的數據，所述一個或多個虛擬結構特徵相對於所述匹配的器件中的每一個的所述一個或多個結構特徵而被設置，以便迫使所述匹配的器件中的每一個的所述一個或多個結構特徵被形成在所述圖案層中的一個共同圖案層中。
全文摘要
一種使用光刻工藝形成的集成電路，所述光刻工藝包括從多個單獨印刷的圖案層形成光刻層的階段。在所述集成電路中，存在形成的電路，所述電路包括至少兩個器件，所述兩個器件是匹配的器件，以便如果所述匹配的器件偏離於具有匹配的性能特性，所述電路的性能被降低；在所述電路設計中提供虛擬觸點32(結構特性)，以便迫使將所述匹配的器件的功能觸點(結構特徵)分配進同一圖案層中，由此減少器件間的觸點位置和/或尺寸的變化。
文檔編號H01L21/82GK101807570SQ20101012192
公開日2010年8月18日 申請日期2010年2月11日 優先權日2009年2月12日
發明者G·M·耶裡克 申請人:Arm有限公司