一種通用bpsk信號快速捕獲模塊的製作方法
2023-05-08 14:08:21 1
專利名稱：一種通用bpsk信號快速捕獲模塊的製作方法
技術領域：
本發明屬於電信技術中的信號捕獲技術領域，涉及一種信號捕獲模塊，尤其是一種通用BPSK信號快速捕獲模塊。
背景技術：
目前偽碼捕獲的方法有多種，如滑動相關法、序貫檢測法和匹配濾波法。滑動相關法的優點是實現簡單，所耗費的FPGA資源較少；缺點是當本地偽碼與接收偽碼相位差較大時需要經歷很長的捕獲時間，實現快速捕獲比較困難。序貫檢測算法適用於高信噪比的情況，而且在頻偏較大時無法適應，故不採用。匹配濾波法的顯著優點是速度快，捕獲時間短， 容易實現快速捕獲；缺點是當偽碼是長碼時，設計所耗費的FPGA資源較大。
發明內容
本發明的目的在於克服上述現有技術的缺點，提供一種通用BPSK信號快速捕獲方法，該方法能夠兼容捕獲多種信號體制的GNSS信號，其使用雙口 RAM完成匹配濾波，有效節省了 FPGA資源，不但捕獲速度快，而且具備幹擾檢測功能。本發明的目的是通過以下技術方案來解決的這種通用BPSK信號快速捕獲模塊，分為一下三個單元1)預處理單元預處理單元包含一個數字頻率合成模塊、兩個乘法器模塊、兩個累加器模塊和一個預積分控制器模塊；預處理單元對ADC採樣輸入的基帶數位訊號adc進行預處理，給並行相關單元提供零頻附近的數位訊號data_i和data_q。2)並行相關單元並行相關單元包含一個偽碼產生控制器模塊和η個並行相關模塊，每個並行相關模塊包含三個雙口 RAM、兩個乘法器模塊和兩個累加器模塊；所有並行相關模塊中的第一個雙口 RAM組成第一組雙口 RAM鏈，第二個雙口 RAM組成第二組雙口 RAM鏈，第三個雙口 RAM組成第三組雙口 RAM鏈；並行相關單元進行數位訊號data_i和data_q的循環存貯，以及本地偽碼產生和存貯，並進行偽碼和data_i和data_q的並行相關運算；3) FFT和判決單元FFT和判決單元包含一個串並轉換模塊、一個N點FFT模塊、一個單次頻譜峰值檢測模塊、一個周期內最大值檢測和一個判決模塊；所述FFT和判決單元進行信號在頻域的檢測和判決。進一步，在上述預處理單元的處理過程中=(I)ADC採樣得到速率為fa的基帶信號 adc, adc與數字頻率合成模塊產生的正交載頻相乘，得到零頻附近的信號data_mi和data_ mq ； (2)預積分控制器模塊包含兩個功能，一個是通過NCO控制信號data_mi和data_mq的累加時間τ，將信號變換成速率為fb的data_i和data_q，其中fb是一個使能信號，fb = l/τ ；另一個是改變累加器累加的相對起始點口 τ。
上述並行相關單元將預積分後的data_i和data_q兩路信號分別存入第一組雙口 RAM鏈和第二組雙口 RAM鏈，同時將碼產生控制器產生的一個周期的為碼序列輸入第三組雙口 RAM鏈。本發明具有以下有益效果本發明通用BPSK信號快速捕獲模塊能夠兼容捕獲多種信號體制的GNSS信號(如 GPS C/A碼，BD C碼，GL0NASS C碼等等)；由於本發明的並行相關單元中採用了雙口 RAM完成匹配濾波，有效的節省了 FPGA資源，並且其可以使捕獲速度更快，能夠具備幹擾檢測功能。
圖1為本發明的預處理單元示意圖；圖2為本發明的並行相關單元示意圖；圖3為本發明的FFT和判決單元示意圖；圖4為本發明的雙口 RAM示意圖；圖5為本發明的數字頻率合成模塊NCO的示意圖。
具體實施例方式
本發明的通用BPSK信號快速捕獲模塊包括預處理單元，並行相關單元和FFT和判決單元，以下結合附圖對各單元進行詳細說明預處理單元如圖1所示預處理單元對ADC採樣輸入的基帶數位訊號adc進行預處理，給並行相關單元提供零頻附近的數位訊號data_i和data_q。該單元包含一個數字頻率合成模塊(NCO)，兩個乘法器模塊，兩個累加器模塊和一個預積分控制器模塊。該單元的工作過程為ADC採樣得到速率為fa的基帶信號adc，adc與NCO產生的正交載頻相乘，得到零頻附近的信號data_mi和datajiiq。預積分控制器模塊包含兩個功能，一個是通過NCO控制信號 data_mi和data_mq的累加時間τ，將信號變換成速率為fb (fb = 1/ τ，fb是一個使能信號)的data_i和data_q，另一個是改變累加器模塊累加的相對起始點口 τ。以上的數字頻率合成模塊(NCO)主要由數控振蕩器NCO和SIN/C0S查找表組成， 如圖5所示。載波數控振蕩器由頻率/相位寄存器、相位累加器構成。相位累加器的溢出信號就是載波NCO輸出頻率。如果用fs表示採樣時鐘，N表示載波NCO相位累加器位數，M表示載波NCO增量值， F表示載波NCO輸出頻率，則
J7 M ,F = l^wfs一旦N和fs確定下來，控制字M與F就具備了一一對應關係。載波NCO的頻率調整範圍必須考慮都卜勒頻移和參考頻率誤差，並且要具有較高的解析度，以便與衛星信號在適當的時間精度上保持同相。頻率和相位控制字控制載波信號輸出的頻率和相位，在信號捕獲階段和載波頻率牽引階段，頻率控制字起主導作用；在信號跟蹤階段，相位控制字起決定作用。
並行相關單元並行相關單元實現數位訊號data_i和data_q的循環存貯，以及與本地偽碼產生和存貯，並實現偽碼和data」和data_q的並行相關運算，輸出相關值(II，12.... In ；Ql, Q2.…Qn)。如圖2所示並行相關單元包含一個偽碼產生控制器模塊和η個並行相關模塊，其中η大於1。每個並行相關模塊包含三個雙口 RAM(RAM_ai，RAM_bi，RAM_ci, i表示並行相關模塊的序號)，兩個乘法器模塊和兩個累加器模塊。所有並行相關模塊中的第一個雙口 RAM組成第一組雙口 RAM鏈(RAM_al，RAM_a2. . . . RAM_an)，第二個雙口 RAM組成第二組雙口 RAM 鏈(RAM_bl，RAM_b2. . . . RAM_bn)，第三個雙口 RAM 組成第三組雙口 RAM 鏈。並行相關單元的雙口 RAM是在一個SRAM存儲器上具有兩套完全獨立的數據線、地址線和讀寫控制線，並允許兩個獨立的系統同時對該存儲器進行隨機性的訪問。即共享式多埠存儲器。圖4給出了 FPGA中實現雙口 RAM的簡單示意圖。雙口 RAM的工作過程為 a埠是數據寫入埠，clka是AD的採樣時鐘，寫入使能wea由預積分控制單元產生。當 wea為高，將數據dina寫入地址addra，然後addra加1，為下一次數據輸入做準備。b埠是數據讀出埠，clkb是高速運算時鐘，將地址addrb對應的數據doutb讀出。並行相關單元的工作過程為(1)將預積分後的data_i和data_q兩路信號分別存入第一組雙口 RAM鏈和第二組雙口 RAM鏈，同時將偽碼產生控制器模塊產生的一個周期的偽碼序列輸入第三組雙口 RAM 鏈；(2)RAM_al(第一組雙口 RAM鏈的第一個雙口 RAM)接收到預積分後的I路數據 data_i時，fb為高電平，通過時鐘fa把數據寫入RAM_al的地址wr_addr，同時wr_addr加 1，這樣就把數據寫入了 wr_addr地址裡面，也實現了數據在RAM_al中的循環寫入。RAM_al 的讀時鐘fc檢測到fb高電平後將RAM_al中的數據讀出，首先讀取(wr_addr-l)地址的數據，然後地址依次遞減，最後讀取Wr_addr地址的數據，RAM_al利用速率為fc的時鐘依次讀出RAM_al中的數據。數據讀取過程中將地址(Wr_addr+1)對應的數據讀出，並利用寄存器鎖存輸出到RAM_a2。這樣第一組雙口 RAM鏈的數據實現了數據的實時寫入和讀取，第二組雙口 RAM鏈與第一組的實現和功能一樣；第三組雙口 RAM鏈與第一組的基本功能一致，只是當一個周期的偽碼產生完成後，雙口 RAM不再寫入數據，只讀出數據。(3)第三組雙口 RAM鏈中所需要的偽碼全部寫入之後，相關累加過程開始執行，下面以並行相關單元1中第一組雙口 RAM鏈中的RAM_al第三組雙口 RAM鏈中的RAM_bl為例進行說明。讀時鐘fc檢測到fb高電平後，從地址(Wr_addr-1)開始依次遞減讀取RAM_al 中的數據rd_data_al，同時讀取RAM_cl中相應的偽碼數據rd_data_cl，rd_data_al與rd_ data_Cl相乘以後進行加器。當RAM_al與RAM_cl中相應的數據都讀出累加完畢後，將結果鎖存在寄存器I1中。為了防止雙口 RAM數據寫入和讀取發生衝突，最近寫入的數據最後才讀出。雙口 RAM深度m與fc之間fb必須滿足(fc > = fb*n)，使得每次fb高電平到來時 RAM_al和RAM_bl中存儲的m個值都能夠讀出和進行計算。FFT和判決單元參見圖3 =FFT和判決單元包含一個串並轉換模塊，一個N點FFT模塊，一個單次頻譜峰值檢測模塊，一個周期內最大值檢測單元和一個判決模塊。給模塊實現信號在頻域的檢測和判決。FFT和判決單元的工作過程如下(1)第i次fb高電平到來η個並行相關單元計算出各自的同相和正交相關值，η 路相關值II，12.... In ；Ql, Q2. . . . Qn)經過串並轉換成串行輸出的I和Q。(2)串行輸出η點的I和Q作為η個複數送入N點FFT處理模塊，快速傅立葉變換後，得到η個複數值(頻譜值)。(3)η個複數值(頻譜值)進行頻譜峰值檢測，得到功率最大值Pmax_i和相應的頻率分量fre_i。(4)第i次的功率最大值Pmax_i和相應的頻率分量fre_i送入周期內最大值檢測單元，周期內最大值檢測單元獲取一次匹配相關循環的功率最大值Pmax和相應的頻率分量fre，一次匹配相關循環包含了 M次匹配相關過程。如果Pmax大於門限則繼續匹配相關過程進行確認，根據獲得的偽碼相位信息和頻率信息，啟動3個通道chl、ch2、ch3的串行相關，這三個通道的偽碼啟動相位一致，載波頻率分別為fre-fre_Shift、fre、fre+fre_ shift，進一步輔助確認頻率信息。(5)若搜索成功確認或者失敗，則根據需要進行控制。(6)如果將偽碼產生器的輸出替換成高電平，重複上述過程則可以用來檢測幹擾信號。
權利要求
1.一種通用BPSK信號快速捕獲模塊，其特徵在於，該快速捕獲模塊分為以下三個單元1)預處理單元預處理單元包含一個數字頻率合成模塊、兩個乘法器模塊、兩個累加器模塊和一個預積分控制器模塊；預處理單元對ADC採樣輸入的基帶數位訊號adc進行預處理，給並行相關單元提供零頻附近的數位訊號data_i和data_q ；2)並行相關單元並行相關單元包含一個偽碼產生控制器模塊和η個並行相關模塊，每個並行相關模塊包含三個雙口 RAM、兩個乘法器模塊和兩個累加器模塊；所有並行相關模塊中的第一個雙口 RAM組成第一組雙口 RAM鏈，第二個雙口 RAM組成第二組雙口 RAM鏈，第三個雙口 RAM組成第三組雙口 RAM鏈；並行相關單元進行數位訊號data_i和data_q的循環存貯，以及本地偽碼產生和存貯，並進行偽碼和data_i和data_q的並行相關運算；3)FFT和判決單元FFT和判決單元包含一個串並轉換模塊、一個N點FFT模塊、一個單次頻譜峰值檢測模塊、一個周期內最大值檢測和一個判決模塊；所述FFT和判決單元進行信號在頻域的檢測和判決。
2.根據權利要求1所述的通用BPSK信號快速捕獲模塊，其特徵在於，在預處理單元的處理過程中(I)ADC採樣得到速率為fa的基帶信號adc，adc與數字頻率合成模塊產生的正交載頻相乘，得到零頻附近的信號data_mi和datajiiq ； (2)預積分控制器模塊包含兩個功能，一個是通過NCO控制信號data_mi和datajiiq的累加時間τ，將信號變換成速率為 fb的data_i和data_q，其中fb是一個使能信號，fb = 1/ τ ；另一個是改變累加器累加的相對起始點口 τ。
3.根據權利要求1所述的通用BPSK信號快速捕獲模塊，其特徵在於，所述並行相關單元將預積分後的data_i和data_q兩路信號分別存入第一組雙口 RAM鏈和第二組雙口 RAM 鏈，同時將碼產生控制器產生的一個周期的為碼序列輸入第三組雙口 RAM鏈。
全文摘要
本發明公開了一種通用BPSK信號快速捕獲模塊，該快速捕獲模塊分為三個單元預處理單元、並行相關單元和FFT和判決單元，預處理單元對ADC採樣輸入的基帶數位訊號adc進行預處理，給並行相關單元提供零頻附近的數位訊號data_i和data_q。並行相關單元進行數位訊號data_i和data_q的循環存貯，以及本地偽碼產生和存貯，並進行偽碼和data_i和data_q的並行相關運算；所述FFT和判決單元進行信號在頻域的檢測和判決。本發明通用BPSK信號快速捕獲模塊能夠兼容捕獲多種信號體制的GNSS信號(如GPS C/A碼，BD C碼，GLONASS C碼等等)；由於本發明的並行相關單元中採用了雙口RAM完成匹配濾波，有效的節省了FPGA資源，並且其可以使捕獲速度更快，能夠具備幹擾檢測功能。
文檔編號H04B1/7075GK102545957SQ20111044210
公開日2012年7月4日 申請日期2011年12月19日 優先權日2011年12月19日
發明者不公告發明人 申請人:西安合眾思壯導航技術有限公司