低功耗溝槽式肖特基整流器件的製作方法

2023-05-07 04:01:41 4

低功耗溝槽式肖特基整流器件的製作方法
【專利摘要】本實用新型公開一種低功耗溝槽式肖特基整流器件，位於所述襯底層上方設有輕摻雜第一導電類型的外延層，位於所述外延層上方設有上金屬層，一溝槽從所述外延層上表面並延伸至外延層中部，一柵溝槽位於所述溝槽內，一導電多晶矽體嵌入所述柵溝槽內，位於導電多晶矽體中下部的多晶矽中下部位於柵溝槽內且與外延層之間設有第一二氧化矽氧化層；位於所述外延層內並在溝槽四周側表面具有第二導電類型摻雜區，此第二導電類型摻雜區頂部與外延層上表面之間具有重摻雜第二導電類型摻雜區。本實用新型改善了器件的可靠性，電勢線密度將在溝槽的頂部降低，進一步降低了器件的漏電，且增強器件反向電壓阻斷能力，並為器件性能調整提供更多靈活性。
【專利說明】低功耗溝槽式肖特基整流器件

【技術領域】
[0001]本實用新型涉及整流器件，特別涉及一種低功耗溝槽式肖特基整流器件。

【背景技術】
[0002]整流器件作為交流到直流的轉換器件，要求單向導通特性，即正嚮導通時開啟電壓低，導通電阻小，而反向時阻斷電壓高，反向漏電小。
[0003]肖特基勢壘二極體作為整流器件已經在電源應用領域使用了數十年。相對於PN結二極體而言，肖特基勢壘二極體具有正向開啟電壓低和開關速度快的優點，這使其非常適合應用於開關電源以及高頻場合。肖特基勢壘二極體的反向恢復時間非常短，該時間主要由器件的寄生電容決定，而不像PN結二極體那樣由少子複合時間決定。因此，肖特基勢壘二極體整流器件可以有效的降低開關功率損耗。
[0004]肖特基勢壘二極體是利用金屬與半導體接觸形成的金屬一半導體結原理製作的。傳統的平面型肖特基勢壘二極體器件通常由位於下方的高摻雜濃度的N +襯底和位於上方的低摻雜濃度的N —外延生長層構成，高摻雜濃度的N +襯底底面沉積下金屬層形成歐姆接觸，構成肖特基勢壘二極體的陰極；低摻雜濃度的N—外延生長層頂面沉積上金屬層形成肖特基勢壘接觸，構成肖特基勢壘二極體的陽極。金屬與N型單晶矽的功函數差形成勢壘，該勢壘的高低決定了肖特基勢壘二極體的特性，較低的勢壘可以減小正嚮導通開啟電壓，但是會使反向漏電增大，反向阻斷電壓降低；反之，較高的勢壘會增大正嚮導通開啟電壓，同時使反向漏電減小，反向阻斷能力增強。然而，與Pn結二極體相比，傳統的平面型肖特基勢壘二極體總體來說反向漏電大，反向阻斷電壓低。
[0005]溝槽式肖特基勢壘二極體的顯著特點是在N-外延層中存在類似溝槽式MOS器件的柵結構，即垂直於矽片表面、延伸入N-外延層中的溝槽，覆蓋在溝槽表面的柵氧化層，以及填充其中的導電材料構成的柵。器件結構如圖1所示，製作器件的矽片由高摻雜的N+襯底I和較低摻雜的N-外延層2構成,一系列溝槽3製備於N —外延層2中,溝槽3之間為N型單晶矽凸臺結構4，溝槽3側壁生長有二氧化矽層5，上金屬層6覆蓋在整個結構的上表面，並與單晶矽凸臺結構4的頂面接觸形成肖特基接觸面，構成肖特基二極體整流器件的陽極。在N+襯底I底面沉積有下金屬層8構成肖特基二極體整流器件的陰極。器件結構和電場強度分布曲線如圖2所示，針對不同的溝槽深度，器件反向偏置時候的電場強度分布曲線被計算出來。電場強度曲線所包圍的面積對應器件的反向電壓阻斷能力。由於溝槽柵結構的存在，器件反向偏置時電場分布發生變化，在柵溝槽底部達到最強，到達肖特基勢壘界面的電場強度降低，從而增強了該器件的電壓反向阻斷能力，減小了反向漏電流。除了柵溝槽深度，柵氧化層厚度和凸臺結構區域摻雜濃度都可以調製器件反向偏置時候的電場分布。
[0006]然而，這種結構設計所暴露出的主要問題是器件反向電壓阻斷能力提升有限。如圖2中電場強度曲線所示，隨溝槽深度變化，電場強度峰值位置隨之變化，但是電場強度曲線所包圍面積變化不顯著，即器件反向電壓阻斷能力無顯著改變。另外，溝槽內填充的金屬與上金屬層相同，當溝槽寬度較窄時，由於上金屬層材料的縫隙填充能力不好，有可能留下空洞，影響器件的可靠性。為此，如何解決上述問題成為本領域普通技術人員努力的方向。


【發明內容】

[0007]本實用新型目的是提供一種低功耗溝槽式肖特基整流器件，該肖特基整流器件改善了器件的可靠性，電勢線密度將在溝槽的頂部降低，進一步降低了器件的漏電，且增強器件反向電壓阻斷能力，並為器件性能調整提供更多靈活性。
[0008]為達到上述目的，本實用新型採用的技術方案是:一種低功耗溝槽式肖特基整流器件，在俯視平面上，該器件的有源區由若干個肖特基勢壘二極體單胞並聯構成，此肖特基勢壘二極體單胞的縱向截面上，每個肖特基勢壘二極體單胞包括位於矽片背面下金屬層，位於所述下金屬層上方重摻雜第一導電類型的襯底層，此襯底層與下金屬層之間形成歐姆接觸，位於所述襯底層上方設有輕摻雜第一導電類型的外延層，位於所述外延層上方設有上金屬層，一溝槽從所述外延層上表面並延伸至外延層中部，此外延層頂面與上金屬層之間形成肖特基勢壘接觸面；其特徵在於:一柵溝槽位於所述溝槽內，一導電多晶矽體嵌入所述柵溝槽內，位於導電多晶矽體中下部的多晶矽中下部位於柵溝槽內且與外延層之間設有第一二氧化矽氧化層，位於導電多晶矽體上部的多晶矽上部位於上金屬層內，且多晶矽上部四周與上金屬層之間設有第二二氧化矽氧化層，所述多晶矽上部上表面與上金屬層之間形成歐姆接觸面；
[0009]位於所述外延層內並在溝槽四周側表面具有第二導電類型摻雜區，此第二導電類型摻雜區頂部與外延層上表面之間具有重摻雜第二導電類型摻雜區，所述第二導電類型摻雜區和重摻雜第二導電類型摻雜區均與外延層形成pn結界面。
[0010]上述技術方案中進一步改進的技術方案如下:
[0011]1.作為優選方案，所述第二導電類型摻雜區和重摻雜第二導電類型摻雜區另一側具有第一導電類型的外延分層，此外延分層下表面高於所述第二導電類型摻雜區下表面，此外延分層位於外延層上部且外延分層的摻雜濃度大於外延層的摻雜濃度。
[0012]2.作為優選方案，所述第二導電類型摻雜區與單晶矽外延層的接觸面為弧形面。
[0013]3.作為優選方案，所述第二導電類型摻雜區的深度小於柵溝槽的深度。
[0014]由於上述技術方案運用，本實用新型與現有技術相比具有下列優點和效果:
[0015]1.本實用新型低功耗溝槽式肖特基整流器件，其在高於溝槽底部的外延層側部引入第二導電類型摻雜區，調製器件反向偏置時候的電場分布，增強器件反向電壓阻斷能力，同時，可針對不同的第二導電類型摻雜區摻雜濃度，調整與之對應的外延層另外一側的N型區域摻雜濃度，為器件性能調整提供更多靈活性；其次，另外，用導電多晶矽代替金屬，填入溝槽中，相較金屬，導電多晶矽有更強的縫隙填充能力，為器件結構設計提供更多靈活型；再次，本實用新型結構對電場分布進一步調製，電場強度在溝槽底部附近出現峰值後，可以繼續維持較高的值，提高了方向阻斷電壓。
[0016]2.本實用新型低功耗溝槽式肖特基整流器件，其導電多晶矽體嵌入柵溝槽內，位於導電多晶娃體中下部的多晶娃中下部位於柵溝槽內且與外延層之間設有第一二氧化娃氧化層，位於導電多晶矽體上部的多晶矽上部位於上金屬層內，且多晶矽上部四周與上金屬層之間設有第二二氧化矽氧化層，多晶矽上部上表面與上金屬層之間形成歐姆接觸面，改善了器件的可靠性，電勢線密度將在溝槽的頂部降低，進一步降低了器件的漏電；其次，位於所述外延層內並在溝槽四周側表面具有第二導電類型摻雜區，此第二導電類型摻雜區頂部與外延層上表面之間具有重摻雜第二導電類型摻雜區，第二導電類型摻雜區和重摻雜第二導電類型摻雜區均與外延層形成pn結界面，使得器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，第二導電類型區域耗盡夾斷，保護了器件表面的肖特基勢壘，器件漏電流降低。

【專利附圖】

【附圖說明】
[0017]附圖1為現有肖特基整流器件的剖面圖；
[0018]附圖2為現有器件中電場強度分布曲線圖；
[0019]附圖3為本實用新型低功耗溝槽式肖特基整流器件剖面示意圖；
[0020]附圖4為本實用新型低功耗溝槽式肖特基整流器件與現有溝槽器件反向偏置電場強度分布曲線對比圖。
[0021]以上附圖中，1、肖特基勢壘二極體單胞；2、下金屬層；3、襯底層；4、外延層；5、上金屬層；6、溝槽；7、單晶矽凸臺；8、柵溝槽；9、導電多晶矽；91、多晶矽中下部；92、多晶矽上部；101、第一二氧化矽氧化層；102、第二二氧化矽氧化層；11、第二導電類型摻雜區；12、重摻雜第二導電類型摻雜區；13、肖特基勢壘接觸面；14、歐姆接觸面。

【具體實施方式】
[0022]下面結合附圖及實施例對本實用新型作進一步描述:
[0023]實施例:一種低功耗溝槽式肖特基整流器件，在俯視平面上，該器件的有源區由若干個肖特基勢壘二極體單胞I並聯構成，此肖特基勢壘二極體單胞I的縱向截面上，每個肖特基勢壘二極體單胞I包括位於矽片背面下金屬層2，位於所述下金屬層2上方重摻雜第一導電類型的襯底層3，此襯底層3與下金屬層2之間形成歐姆接觸，位於所述襯底層3上方設有輕摻雜第一導電類型的外延層4，位於所述外延層4上方設有上金屬層5，一溝槽6從所述外延層4上表面並延伸至外延層4中部，此外延層4頂面與上金屬層5之間形成肖特基勢魚接觸面13 柵溝槽8位於所述溝槽6內，一導電多晶娃體9嵌入所述柵溝槽8內，位於導電多晶矽體9中下部的多晶矽中下部91位於柵溝槽8內且與外延層4之間設有第一二氧化娃氧化層101,位於導電多晶娃體9上部的多晶娃上部92位於上金屬層5內，且多晶矽上部92四周與上金屬層5之間設有第二二氧化矽氧化層102，所述多晶矽上部92上表面與上金屬層5之間形成歐姆接觸面14 ；
[0024]位於所述外延層4內並在溝槽6四周側表面具有第二導電類型摻雜區11，此第二導電類型摻雜區11頂部與外延層4上表面之間具有重摻雜第二導電類型摻雜區12，所述第二導電類型摻雜區11和重摻雜第二導電類型摻雜區12均與外延層4形成pn結界面。
[0025]上述第二導電類型摻雜區11和重摻雜第二導電類型摻雜區13另一側具有第一導電類型的外延分層13，此外延分層13下表面高於所述第二導電類型摻雜區11下表面，此外延分層14位於外延層4上部且外延分層13的摻雜濃度大於外延層4的摻雜濃度。
[0026]上述第二導電類型摻雜區11與單晶矽外延層6的接觸面為弧形面。
[0027]上述第二導電類型摻雜區11的深度小於柵溝槽8的深度。
[0028]採用上述低功耗溝槽式肖特基整流器件時，調製器件反向偏置時候的電場分布，增強器件反向電壓阻斷能力，為器件性能調整提供更多靈活性，本發明結構對電場分布進一步調製，電場強度在溝槽底部附近出現峰值後，可以繼續維持較高的值，提高了方向阻斷電壓；其次，其改善了器件的可靠性，電勢線密度將在溝槽的頂部降低，進一步降低了器件的漏電；再次，其使得器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，第二導電類型區域耗盡夾斷，保護了器件表面的肖特基勢壘，器件漏電流降低。
[0029]上述實施例只為說明本實用新型的技術構思及特點，其目的在於讓熟悉此項技術的人士能夠了解本實用新型的內容並據以實施，並不能以此限制本實用新型的保護範圍。凡根據本實用新型精神實質所作的等效變化或修飾，都應涵蓋在本實用新型的保護範圍之內。
【權利要求】
1.一種低功耗溝槽式肖特基整流器件，在俯視平面上，該器件的有源區由若干個肖特基勢壘二極體單胞(I)並聯構成，此肖特基勢壘二極體單胞(I)的縱向截面上，每個肖特基勢壘二極體單胞(I)包括位於矽片背面下金屬層(2 )，位於所述下金屬層(2 )上方重摻雜第一導電類型的襯底層(3)，此襯底層(3)與下金屬層(2)之間形成歐姆接觸，位於所述襯底層(3)上方設有輕摻雜第一導電類型的外延層(4)，位於所述外延層(4)上方設有上金屬層(5)，一溝槽(6)從所述外延層(4)上表面並延伸至外延層(4)中部，此外延層(4)頂面與上金屬層(5)之間形成肖特基勢壘接觸面(13);其特徵在於:一柵溝槽(8)位於所述溝槽(6)內，一導電多晶娃體(9)嵌入所述柵溝槽(8)內，位於導電多晶娃體(9)中下部的多晶娃中下部(91)位於柵溝槽(8)內且與外延層(4)之間設有第一二氧化矽氧化層(101)，位於導電多晶矽體(9)上部的多晶矽上部(92)位於上金屬層(5)內，且多晶矽上部(92)四周與上金屬層(5)之間設有第二二氧化矽氧化層(102)，所述多晶矽上部(92)上表面與上金屬層(5)之間形成歐姆接觸面(14); 位於所述外延層(4)內並在溝槽(6)四周側表面具有第二導電類型摻雜區(11)，此第二導電類型摻雜區(11)頂部與外延層(4)上表面之間具有重摻雜第二導電類型摻雜區(12)，所述第二導電類型摻雜區(11)和重摻雜第二導電類型摻雜區(12)均與外延層(4)形成pn結界面。
2.根據權利要求1所述的低功耗溝槽式肖特基整流器件，其特徵在於:所述第二導電類型摻雜區(11)與單晶矽外延層(6)的接觸面為弧形面。
3.根據權利要求1所述的低功耗溝槽式肖特基整流器件，其特徵在於:所述第二導電類型摻雜區(11)的深度小於柵溝槽(8)的深度。
【文檔編號】H01L29/06GK203983295SQ201420407586
【公開日】2014年12月3日 申請日期:2014年7月22日 優先權日:2014年7月22日
【發明者】徐吉程, 毛振東, 薛璐 申請人:蘇州矽能半導體科技股份有限公司