具有快擦寫類存儲器芯體的電可擦可編程只讀存儲器陣列的製作方法
2023-04-30 13:36:31
專利名稱：具有快擦寫類存儲器芯體的電可擦可編程只讀存儲器陣列的製作方法
技術領域：
本發明涉及半導體電可擦只讀存儲器(EEPROM)，尤其涉及該類器件的內部結構。
背景技術：
EEPROM具有電編程和擦除能力，且即使在電源去除後仍能保留其數據。然而，這種器件每個存儲單元可以編程和擦除的次數會受到限制，一般局限於幾千次編程和擦除周期。一個完整的存儲單位，諸如一個字節或一組字節，在新的信息能被寫入存儲單位的任何一個位或一組位之前，必須持續一個擦除周期。
全特徵EEPROM乃為這樣一些EEPROM，它們作為一個存儲系統的部分，其儲存單位長度相當於存儲單元的一個字節，因而，一次就提供寫入存取存儲器一個字節的最小值。這允許將它們的編程和擦除周期僅僅局限於需要改變的那些字節，並由此提高存儲元件的壽命。從用戶的觀點來看，由於其僅需對EEPROM交流以下數據，即希望編程和訪問待存放的數據，故全特徵EEPROM的字節尋址能力也使編程得到簡化。然而，如果整個晶片需要重新編程，那麼對每個改過的字節進行編程、擦除、然後重新編程可能需要較長的編程時間。此外，由於其較複雜的選擇電路系統，全特徵EEPROM在存儲密度和成本有效性方面仍落後於其它半導體存儲器技術。一個全特徵EEPROM存儲器系統包括存儲單元的芯體陣列，每個單元包括一與可變閾值NMOS電晶體相串聯的選擇電晶體。該陣列結構成許多行和列，其交叉點就構成存儲單元的地址位置。
圖1表示一個典型的現有技術的全特徵EEPROM的芯體結構。一行存儲單元由電耦合到一行中所有單元選擇電晶體21之控制極的專用字線11所確定，它相當於可尋址空間中的一個存儲頁面。每個單元選擇電晶體21連同串聯的可變閾值電晶體19，構成一個能夠存儲一位信息的存儲單元。當字線11激活時，選擇電晶體21將其串聯的可變閾值電晶體19電耦合到位線25上，後者用以讀取存儲在所述可變閾值電晶體19內的信息。由於全特徵EEPROM的字節尋址能力，現有技術的全特徵EEPROM的內部數據結構局限於8位，構成一個字節。將施加讀取、編程和擦除電壓於存儲單元可變閾值電晶體19之控制極的讀出線15截成幾段，使8個相鄰的存儲可變閾值電晶體的控制柵極或一個字節27耦合在一起。這種數據結構需要為存儲單元的每個字節採用額外的字節選擇列線13和字節選擇電晶體17，以便在編程期間，只有一個讀出線段並由此只有一個字節可以通過字節選擇列線和字節選擇電晶體單獨加以選擇。該字節選擇電晶體17需相對較大的矽片面積。此外，全特徵EEPROM通常需要某種誤差校正工具，為了檢測和恢復8位數據字的一個丟失的位，需要4個奇偶位，而使芯體存儲器面積增加約50％。上述傳統的全特徵EEPROM的結構特性使它的存儲密度迄今局限於一兆位。
快擦寫(flash)EEPROM的出現對與全特徵EEPROM有關的存儲密度問題提供了某些解決方法。快擦寫EEPROM每一存儲單元採用一或兩個電晶體，但雖不包含字節選擇列線和字節選擇電晶體。採用此方法，快擦寫EEPROM取得比全特徵EEPROM更緊湊的設計，但它們並不是字節可編程的。快擦寫EEPROM具有由存儲單元塊或段組成的最小寫入單元，通常，這些塊包括一或多行存儲陣列。快擦寫EEPROM通過輸出而不是通過字節對其各列分組。即所有字的各個位0都相鄰近。這樣，快擦寫EEPROM就取消了全特徵EEPROM的字節選擇線和字節選擇電晶體，由此可以實現較高的密度。然而，快擦寫EEPROM的大存儲塊限制了整個晶片的壽命。為了對存儲塊的一個字節重新編程，首先必須將整個塊讀入一個暫時的保存存儲器，通常為高速緩衝存儲器，然後在保存的高速緩衝存儲器內對上述字節進行編輯，在保存的高速緩衝存儲器內的數據可以寫回同一快擦寫存儲塊之前，整個快擦寫存儲塊在經歷著擦除周期，這樣就使許多存儲單元處於不必要的擦除/寫入周期，不能充分利用可用系統的高速緩衝存儲器空間。另外，如果一次只有少數字節需要重編程，則對不必擦除/寫入的額外字節的需要會增加快擦寫晶片的平均編程時間。
某些現有技術的器件已經試圖在全特徵EEPROM與快擦寫EEPROM之間找到一種折衷。授權給Rao的第4949309號美國專利提供了一種晶片，它帶有全特徵和快擦寫編程模式兩者。該設計取消了傳統EEPROM存儲單元中的選擇電晶體，以替換較複雜的字線解碼方案，但保留了字節選擇線和字節選擇電晶體，並為每對字線配備了附加的大容量擦除線和大容量擦除電晶體。Radjy的第5191556號美國專利披露了一種將快擦寫存儲塊的容量減小到單個存儲頁面，即存儲單元之一行的方法。Talreja的第5317535號美國專利討論了一種將EEPROM的數據格式從8位增加到16位的方案。Gupta的第5353248號美國專利描述了一種SRAM，具有在同一晶片上相等容量的備用快擦寫存儲器。這雖然簡化了編程，但未能有效地利用快擦寫存儲器。Fujita等人的第5359569號美國專利在計算機插件板上結合了高速緩衝存儲器和控制單元來進行對多個快擦寫元件的存取管理，從用戶的觀點來看，它簡化了對快擦寫存儲器的編程。
本發明的目的在於提供一種EEPROM，它具有全特徵功能，能夠達到高密度，同時減少存儲單元所經歷緊張編程和擦除周期的次數。
本發明的另一個目的在於改善全特徵EEPROM的數據寫-通速度。
發明內容
根據本發明，為全特徵結構中的區段可擦EEPROM提供一種新的內部結構。這種EEPROM的存儲器陣列分割為存儲頁面，每個存儲頁面進一步劃分為多個可選擇擦除的頁面區段。每個頁面區段包含多個可獨立讀取-尋址的多字節數據字。該頁面區段是最小的可編程-尋址的數據單位。頁面區段的採用減少了存儲頁面內未選數據字節的數量，後者當同一存儲頁面內的另一個字節需要重編程時，必須經歷擦除和編程周期。此外，相對於全特徵EEPROM需要為存儲單元的每個字節提供一條選擇線和選擇器件，本發明僅需要為多字頁面區段提供一條選擇線和選擇器件。同樣，本發明通過輸出組織一個頁面區段內的位，其中同一頁面區段內的所有位0列都是相鄰的，而不是如現有技術的全特徵EEPROM那樣通過字節進行，其中一個字節的位0至位7都必須相鄰。
現有技術的存儲器採用誤差校正編碼ECC部件，一般每字節至少校正一位。本發明採用一種ECC部件，使每一多字節數據字校正一位，由此減少了每數據字節ECC位的數目。另外，對用戶來說，本發明結合有對任何存儲器字的自動刷新，該字需要採用ECC部件恢復任何錯讀的數據位。
本發明結合一組鎖存器，用以控制對頁面區段讀出線的激活。這使施加高壓加到讀出線同時維持字線上低的電壓成為可能。
本發明的結構可以同時編程和擦除一存儲頁面內的任一或全部頁面區段，該存儲頁面實際上相應於一個存儲芯體的行。這通過附加一個板上低電壓寫高速緩衝存儲器加以實現，該寫高速緩衝存儲器在用戶與主存儲芯體之間起著緩衝器的作用。因這改進了寫通時間，用戶可以將連續的數據字快速寫入高速緩衝存儲器，故其改進了寫通時間。寫高速緩衝存儲器具有與EEPROM存儲芯體的多字節結構相關的多字節字結構。其容量相當於存儲芯體的一個存儲頁面，但將數據流中的數據從字節水平變換為多字節字水平。寫高速緩衝存儲器以字節形式接收來自用戶的數據，並通過使用字節標誌保持所有新數據的蹤跡。當用戶結束輸入新的數據時，最後鎖存的新輸入數據的行地址、高地址位確定了芯體存儲頁面，即對應於輸入地址的行。然後，寫高速緩衝存儲器通過ECC部件，按多字節字速率從所選存儲芯體行接收所有的前數據至高速緩衝存儲器，以確證不用讀自存儲芯體的老數據來額外寫進新輸入的數據。通過採用頁面區段標誌和/或ECC誤差信號ERR，於是該器件僅僅修複寫高速緩衝存儲器內的那些頁面區段，它們接收新的數據，或需要ECC部件去恢復被丟失的數據。這樣，寫高速緩衝存儲器就具有了字節以及多字節數據字的寫尋址能力和多字節數據字的讀尋址能力。
附圖概述圖1是現有技術的全特徵EEPROM芯體陣列電晶體層的一部分示意圖。
圖2是根據本發明構成的類似快擦寫EEPROM芯體一部分中電晶體層的示意圖。
圖3是本發明的EEPROM器件的示意性方框圖，它結合了按圖2構成的存儲芯體，以及為該芯體提供全特徵寫取的外部邏輯。
圖4A-4C是根據本發明的一個寫狀態機的操作流程圖。
完成本發明的最佳方式參見圖2，專用於本發明的EEPROM結構的一個存儲芯體構造，將一個存儲頁面，即一行內的所有存儲單元劃分為2個、4個或多個頁面區段33。每個存儲單元均包括一串聯連接到可變閾值存儲電晶體24的單元選擇電晶體22。較佳的EEPROM結構採用16位或32位的內部數據字結構，同時保留8位外部的字節讀/寫尋址能力。該新的芯體構造不是通過字節或字，而是通過頁面區段33將字線分組，而每個頁面區段33由多個數據字組成，以便不再採用字節選擇線和字節選擇電晶體。
新的結構代之以採用頁面區段選擇線37和頁面區段選擇器件，它作為每個頁面區段33的選擇鎖存器用，由此減少或取消採用耗盡型選擇電晶體。此外，前面所述的頁面區段選擇器件可以選擇電晶體40加以實現，如圖2所示。每個頁面區段33內的數據位按層號排列，具有相同層號的位分在一起組成塊。和通過字節對各個位分組的現有技術不同，它使諸位的每一組將由層號0的一位、層號1的一位、層號2的一位、依此類推，直至層號7的一位組成。在本發明中，如果每個頁面區段33由32個16位字組成，則每個頁面區段33將劃分為16個位線塊，每個位線塊包括32個相同層號的位。例如，頁面區段33內的所有層號為0的位在位線塊0，即31內加以連接組合，同一頁面區段33內所有層號為1的位在未示出的位線塊1內加以連接組合，依此類推，在16位字寬的結構內直至位線塊15、35。
參見圖3，新的EEPROM結構也採用以Hamming碼為基礎的ECC機構73，檢測和自動校正每個字2、4或更長字節的任何一個錯位，它可以發生在存儲芯體的讀訪問期間。採用多字節的數據結構，使矽片面積大大減小，因為字越寬，ECC奇偶位與數據位之間的比例就越小。例如，校正8位數據字的1位需要4個奇偶位，每數據字位寬增加50％校正16位數據字的1位需要5個奇偶位，每數據字位寬增加31％；校正32位數據字的1位需要6個奇偶位，每數據字位寬僅增加19％。
本發明具有按多字節字排列的內部數據結構，但它以字節與系統用戶通信。如圖3所示，本發明的電路以下來完成這種通信，即藉助一連串多路調製電路(multiplexing circuit)75，用以選擇多字節字中哪一字節被發送到系統用戶，和多路解調電路79，用以接受從系統用戶那裡載入的字節長度數據，以及寫高速緩衝存儲器83的多路寫時鐘注入，將順序的字節長度數據塊分組進入多字節數據字。寫高速緩衝存儲器83為一個芯體存儲頁面的容量，並作為SRAM連同所有必需的控制邏輯，諸如有限狀態機和計數器而加以引入，用以在擦除/寫入周期中完成如下所述的整個存儲頁面的讀回周期。
編程包括三個周期；載入周期、讀回周期和載回周期。編程周期隨著載入周期而開始，該期間，系統用戶將新的數據載入寫高速緩衝存儲器83。如同現有技術的EEPROM一樣，如果CE％引腳維持於低電平，則用戶一般通過WE％引腳提供載入時鐘。相反，如果WE％引腳維持為低電平，則該載入時鐘可以通過CE％引腳提供。在每個載入周期，激活所選字節地址的相應字節標誌。每個多字節字有2、4或更多個字節標誌，但寫高速緩衝存儲器則為字節寫可尋址的。WE％外部時鐘驅動指令解碼器(未圖示)，它作為從系統用戶至寫狀態機WSM77之控制信號的一種界面翻譯指令模式。寫狀態機77轉而控制編程和擦除周期的不同讀取和寫入階段；以及恰當地能編程和擦除單元所需的電壓和定時，如下所述。像現有技術的存儲器載入那樣，載入周期用一種超時(time-out)約定中止。
儘管現有技術的EEPROM具有指令解碼器提供系統用戶訪問晶片的內部功能模式，但現有技術的EEPROM將系統用戶的訪問限制於僅僅幾種用戶模式。新的EEPROM結構擴展了這種指令解碼器的使用，能使系統用戶控制所有用戶模式和試驗模式。晶片具有8位模式寄存器，系統用戶可藉助使用一種預定的專用序列，通過軟體寫入保護約定以所希望的指令模式ID字節載入。該模式寄存器由指令解碼器讀取，後者將合適的控制信號傳送給WSM77執行。
緊接著載入周期，將編程控制傳送到WSM77，它通過使讀回周期開始化而啟動。在讀回周期期間，根據在載入周期末尾所鎖存的頁面地址，WSM77開始從字線57定義的相應的芯體存儲頁面將數據讀到寫高速緩衝存儲器83。高速緩衝存儲器字節標誌85用來確證並未額外寫入由系統用戶用正從存儲芯體讀取的現有數據輸入的任何新數據。在芯體存儲頁面的讀回周期，WSM 77監視來自ECC部件73的誤差信號ERR111，用以檢測ECC73是否已校正至少一個數據字。如果ECC73確實已校正一個數據字，那麼，即使用戶沒有將任何新的數據載入寫高速緩衝存儲器83，該WSM77也將設置相應的編程頁面區段標誌47-50，並繼續按頁面區段讀出線99-102之一確定的那樣，對校正的頁面區段編程，由此刷新該頁面區段。採用此方法，晶片的數據保持能力得以擴展。一旦芯體存儲頁面已經寫入寫高速緩衝存儲器83，該WSM77即啟動擦除階段，在該階段，正如具有被激活頁面區段標誌47-50的頁面區段讀出線99-102所定義的那樣，把頁面區段擦除。採用該方法，僅僅擦除接收新載入數據或要求ECC73部件恢復被丟失數據的芯體存儲頁面區段。因此，該晶片將僅僅更新滿足至少以下條件之一的頁面區段(1)用戶在寫高速緩衝存儲器83的相應頁面區段內已載入至少一個新的字節；(2)在讀回周期，頁面區段從存儲芯體轉換至寫高速緩衝存儲器83，後者利用ECC73校正至少一個誤差。如果沒有頁面區段滿足任何前述的條件，該晶片將使編程周期完全失靈。但是；如果有其中任何一個條件被滿足，該晶片將僅僅對所選的頁面區段編程，這樣就避免了對芯體存儲頁面的不必要的壓力，且同現有技術的快擦寫EEPROM的壽命水平相比，它因此改善了EEPROM的壽命。
現在開始W8M 77的載回周期，在此期間，它將數據從寫高速緩衝存儲器83傳送到高壓頁面區段43-46，準備對相應的芯體存儲頁面區段編程。在載回周期期間，ECC部件73為寫高速緩衝存儲器內的每個數據字產生新的奇偶位，並將此待寫入存儲芯體的奇偶位，連同來自寫高速緩衝存儲器的數據一起送到高壓頁面區段43-46寫入存儲芯體。一旦WSM77完成對高壓頁面區段43-46的載入，它即按前述條件確定的，將高的編程電壓施加到那些待寫入的頁面區段。當編程完成後，WSM77將控制傳回到地址變換檢測ATD電路(未圖示)，它利用地址變換，使存儲元件的內部時鐘與系統的外部時鐘同步，以便晶片可以重新開始正常的讀取方式。
參見圖3，存儲芯體根據存儲頁面的程序段分段。來自X選擇解碼器55的字線57定義一個存儲頁面，並被耦合到所有字線鎖存存儲體51-54，以及存儲塊段59-62。每個存儲塊段包括更多的頁面區段，每個頁面區段由頁面區段讀出線99-102單獨定義。把字線鎖存存儲體51-54通過其本身的頁面區段讀出線99-102隻耦合到其相應的存儲塊段59-62。例如，把字線鎖存存儲體「0」、51通過其頁面區段讀出線99-102耦合到存儲塊段「0」、59內的頁面區段。在正常編程時，字線鎖存存儲體51-54的任何組合都可以被激活，由此將所選頁面區段的頁面區段讀出線提高到內部高的編程電壓。現有技術的全特徵EEPROM結構的字節選擇電晶體已由區段選擇鎖存器取代，它由頁面區段標誌47-50和所選的字線鎖存存儲體51-54驅動。
存儲芯體上面有高壓頁面區段43-46和一行鎖存器，後者可以選擇性地將位線提高到內部的高壓電平。
存儲芯體下面是所開發的用以控制在正常讀取周期、讀回周期、載入周期和載回周期期間必須的數據通道的新結構。通過討論正常讀取周期的數據通道和程序指令，可以最好地說明該結構。
在藉助ATD電路(未圖示)來控制的讀取周期內，數據由讀出放大器67和69經有源Y選通電晶體63-66讀取。數據位由讀出放大器67讀取，而奇偶位則由讀出放大器69讀取。當讀出時間結束時，主時鐘信號「MCLK」91變低，並將整個字、數據加上奇偶位鎖存到主鎖存寄存器71。最後，隨MCLK由高到低的轉移開始，ECC73矩陣開始鑑定經主鎖存寄存器輸出提供給它的原始數據。和MCLK反相的從屬時鐘信號。「SCLK」93變高，並使ECC輸出到從屬的鎖存多路調製寄存器75。該寄存器接收來自ECC輸出的已校正數據字，並利用最無關緊要的地址位從多字節數據字中僅選擇一個字節，95，即對16位寬的字為A0，或對32位寬的字則為A1和A0。來自從屬的鎖存多路調製寄存器的輸出直接驅動晶片輸出緩衝器78，後者另外從0E％引腳得到其使能。在由ATD電路檢測的下一個地址變化，SCLK變低，由此使受控的老數據保持時間等於新數據的讀出時間。MCLK變高，使讀出放大器67和69將其新的輸出傳送到主鎖存寄存器。
MCLK和SCLK內部時鐘信號由地址變換檢測ATD電路(未圖示)產生，它使晶片讀出周期與系統時鐘同步。它也防止該晶片對由高輸出切換電流所產生內部電源幹線的噪聲。
編程指令從用戶驅動的載入周期開始，在該期間，來自系統用戶的輸入數據載入低壓SRAM寫高速緩衝存儲器83，而不是像現有技術那樣直接載入高壓頁面。寫高速緩衝存儲器83由字84加字節標誌85組成，但它是字節可寫入的，所以，當用戶按字節輸入時，輸入多路解調器79為寫高速緩衝存儲器提供合適的字節，正如較低地址位95所確定的，待排列成多字節字。通過將第九位、字節標誌與字的每個字節聯繫起來，寫高速緩衝存儲器將由用戶輸入的新數據與從存儲芯體讀取的老數據區分開來。例如，在載入周期的開始，全部字節標誌均置位，這意味著此時寫高速緩衝存儲器內的所有數據均被廢棄，並當讀回周期啟動時可以由來自芯體存儲器的數據所取代。對系統用戶進行的每次載入存取，復位對應於頁面內部所選字節地址的字節標誌，使這些地址在讀回周期期間，將不會從芯體存儲器加以寫入。這樣，當載回周期啟動，且寫高速緩衝存儲器83開始將其內容載入高壓頁面區段43-46以準備寫入芯體存儲器時，寫高速緩衝存儲器83將保留新載入的數據。
每個字線鎖存存儲體51-54具有其自己的頁面區段標誌47-50。在載入周期開始時，所有頁面區段標誌47-50被復位意味著無字線鎖存存儲51-54，因而無頁面區段被使能。如果至少有一個字節載入寫高速緩衝存儲器83的頁面區段，則對相應的頁面區段標誌47-50置位，由此啟動字線鎖存存儲體，後者按頁面區段讀出線99-102定義的那樣控制相應的芯體存儲器頁面區段。載入周期通過與現有技術中相同的超時周期約定終止。
從此時刻起，編程控制屬於寫狀態機77。WSM具有驅動內部字地址位的能力，為的是通過Y選通電晶體63-66掃描寫高速緩衝存儲器83和所選的芯體存儲器頁面。圖4A-4C表示WSM的一個工作流程圖，它包括在不同指令模式下所需的指令通道。對於編程指令模式，緊接著載入周期超時期間後，WSM啟動讀回周期。讀回周期內每個讀字步驟有四個階段，如下所述。
階段1SRAM列調整到大約VCC/2。正是在該調整期間，WSM77可以改變字地址而不使SRAM的內容遭受幹擾。採用更新的字地址，使數據讀出放大器67和奇偶性讀出放大器69訪問芯體，而老的原始數據加上奇偶位貝提供給ECC電路73。
階段2當ECC73完成誤差校正時，如果原始數據必須校正，則在其輸出端將有有效數據，並打出誤差信號ERR。同時，SRAM將字節標誌鎖定於其輸出端，並在下一個字步驟之前維持其鎖定。
階段3讀回RB門81將ECC73的輸出端連接到寫高速緩衝存儲器83的輸出，同時由WSM77鑑別字節標誌。
階段4一個字內的每個字節都有其本身的SRAM寫時鐘信號(未圖示)，它僅在前階段期間當相應的字節標誌已作為置位讀取時才來自WSM77。如果字節標誌已作為復位讀取，則意味著該位置保留最新載入的數據，寫高速緩衝存儲器SRAM將不為相應的字節接收寫時鐘，故新載入的數據將保存在寫高速緩衝存儲器內。
在整個讀回周期，WSM77監視ECC誤差信號ERR111，如圖4A的階段2所示。當一字利用校正它的ECC73加以讀回時，使ERR信號置位，而WSM將使相應的字線鎖存存儲體51-54的頁面區段標誌47-50置位，如並未已被載入周期置位的話。
現在，WSM77啟動晶片上的高壓泵(未圖示)，然後，開始擦除階段。只有具有置位頁面區段標誌47-50的字線鎖存存儲體51-54將接收該擦除電壓。相應的芯體存儲頁面區段得以擦除。WSM77還記錄晶片上的定時器(未圖示)，來結束該擦除階段。在擦除時間結尾，WSM77進行擦除恢復，即使所選讀出線區段上的高壓放電。
接下來，WSM77開始載回周期。它再次掃描字地址空間，並且，每個載入字步驟都具有四個階段，如下所述。
階段1SRAM各列調整到大約VCC/2。正是在該調整期間，WSM可以改變字地址而不會干擾SRAM的內容。
階段2SRAM讀出放大器(未圖示)讀取新數據，在下一個字步驟之前，它將維持鎖存在SRAM輸出端87。
階段3ECC73切換至奇偶性發生模式，並把其輸入端通過數據總線107連接到SRAM的輸出端87。此多路調製功能由主鎖存寄存器71加以傳送，後者具有由讀回信號RB103和載回信號LB104控制的雙輸入端。RB和LB均由WSM控制。在階段3的末尾，準備ECC73輸出的奇偶位89，並將有效的新的奇偶性信息提供給總線109，連同SRAM的數據位87一起寫入。
階段4SRAM輸出緩衝器87驅動總線107，ECC奇偶性輸出緩衝器89驅動總線109，它通過合適的Y選通電晶體63-66和芯體位線將新的字寫入高壓頁面區段43-46。
WSM77啟動寫入階段。再一次，只有具有置位頁面區段標誌47-50的字線鎖存存儲體51-54將向其頁面區段讀出線99-102發送高的編程電壓。在每個有源存儲塊段59-62中，只有具有置位高壓頁面鎖存器的位線將實際得到該高壓，並由此寫到所選芯體行上的存儲單元。所選字線57也得到該高壓。WSM77記錄晶片上的定時器以結束該寫入階段。在寫入時間末尾，WSM77執行位線恢復，即，使所選位線上的高壓放電，然後使字線恢復。現在，WSM77使晶片上的高壓泵放電，並在退出時使晶片控制轉送到ATD電路，由此使晶片可以開始讀模式。
通過將3個新的位引入記錄WSM77之寫狀態的現有技術方法，本發明的電路同樣實現可中斷的載入周期。在載入周期的開始，使所有3個新的狀態位均復位；並在寫周期期間於不同的點得到置位，如下所述。
位載入超時報警一在載入周期的總超時周期經歷了75％之後，加以置位，並在W8M退出前一著保持置位。
位擦除有效一在讀回和擦除階段期間置位。
位寫入有效一在裝回和寫入階段期間置位。
一個典型的可中斷載入周期將遵循以下流程部分1用戶系統通過載入模式ID，開始寫高速緩衝存儲器的清除加上只載入，模式ID清除寫高速緩衝存儲器SRAM並告知晶片在完成載入周期後不要繼續芯體的更新。如果在該載入周期，更高優先權的中斷要求到達，則用戶系統可以安全地許可中斷請求，並推遲該載入周期。在退出其它過程時，用戶系統應按如下來使用狀態詢問能力-通過在同一地址連續的讀周期，檢驗觸發位(toggle bit)是否仍有效，即WSM是否仍有效。如果觸發位正在觸發，則用戶系統應當檢驗載入超時報警位。後者如果仍為復位，則用戶系統仍有至少25％的總載入周期的超時周期去結束載入數據，故可以安全地恢復載入周期。如果觸發位正在觸發，但載入超時報警位業已置位，則用戶系統應讓晶片完成該超時間隔並嘗試在觸發位停止觸發，即表示WSM不再有效之後恢復載入。
-如果觸發位不再有效，用戶系統可以進行部分2。
部分2隻載入應當作為模式ID載入，以繼續具有中斷能力的載入周期。通過狀態詢問提供的符號交換應如上所述那樣採用。
部分3在完成載入周期時；即當不管所有中斷，用戶系統已經設法將所有的新字節載入所選的頁面，或當用戶系統可以阻塞所有更高優先權的中斷時，可以將最終的載入加上編程模式ID提供給晶片，讓它用寫高速緩衝存儲器內的新數據更新芯體。
實際上，最終載入可以是空的。晶片將觀察規則的載入周期超時間隔並繼續編程。正是因為最終載入周期可能為空，故可以中斷該最終載入模式。由於該晶片是利用晶片上定時器計數載入超時的，故中斷將並不防止晶片進入編程。事實上，在提供最終載入加上編程模式ID之後，用戶系統可以服務於另外的過程。
權利要求
1.一種電可擦可編程只讀存儲器EEPROM，包括主存儲芯體，它包括排列成行與列矩陣的多個存儲單元，所述存儲單元進一步分為多個存儲單位，每個存儲單位包括一數據字部分和一奇偶位部分；供存取存儲單位之數據字部分的數據總線；供存取存儲單位之奇偶位部分的奇偶性總線，其特徵在於，所述EEPROM存儲器還包括有選擇地鎖存於所述數據總線和奇偶性總線用的主鎖存器；誤差校正控制ECC供接收來自所述主鎖存器鎖存於數據總線和奇偶性總線內容的部件，所述ECC部件有選擇地產生不是對應於所述奇偶位部分的經校正過的數據字，就是對應於所述數據字部分的一組新的奇偶位；以及有選擇地將來自所述ECC部件的所述校正過的數據字發送到一組輸入和輸出引線的路徑選擇裝置；其輸出裝置耦合到所述數據總線的寫高速緩衝存儲器，所述寫高速緩衝存儲器有選擇地接收來自所述ECC部件的已校正過的數據字。
2.如權利要求1所述的存儲器，其特徵在於，每個數據字部分包括一多字節數據字，所述奇偶位數與多字節數據字位數之比為50％以下。
3.如權利要求1所述的存儲器，其特徵在於，所述存儲芯體進一步劃分為單獨可擦和可編程的子頁面區段，它包括多個所述的存儲單位，每個子頁面區段由通過區段選擇器件耦合到區段讀出線的區段選擇線定義，該區段讀出線轉而耦合到子頁面區段內所有的所述存儲單位，每個子頁面區段可通過所述區段選擇器件單獨訪問，每個子頁面區段成為存儲頁面的一個積分因子。
4.如權利要求2所述的存儲器，其特徵在於，所述輸入/輸出引線分組為單字節長度的單元，所述路徑選擇裝置按順序將來自所述ECC部件的已校正過的數據字的每個字節發送到所述輸入/輸出引線的字節長度單元。
5.如權利要求3所述的存儲器；其特徵在於進一步包括將編程和擦除電壓電平傳送到所述子頁面區段之每個存儲單位的高壓頁面，所述高壓頁面劃分為單獨並可選擇地激活的高壓區段，每個高壓頁面區段均為容量相同且對應於分立的子頁面區段的容量。
6.如權利要求1所述的存儲器；其特徵在於進一步包括奇偶位路徑選擇驅動器，有選擇地將所述一組新的奇偶位從所述ECC部件耦合到所述奇偶性總線。
7.如權利要求1所述的存儲器，其特徵在於所述寫高速緩衝存儲器小於主存儲器芯體，並設置成多個一字節長度的數據單元。
8.如權利要求2或7所述的存儲器，其特徵在於；所述寫高速緩衝存儲器具有為每個數據字節接收獨立的寫控制信號用的裝置。
9.如權利要求7所述的存儲器，其特徵在於進一步包括輸入數據路徑選擇裝置；用以從所述輸入/輸出引線接收字節長度輸入，將所述字節長度輸入置入到長度等於存儲器單元之數據字部分的數據輸入字，並順序地將所述數據輸入字的每個字節存入所述高速緩衝存儲器。
10.如權利要求9所述的存儲器，其特徵在於，所述寫高速緩衝存儲器進一步包括高速緩衝存儲器標誌位，選擇性的高速緩衝存儲器標誌位響應於所述寫高速緩衝存儲器內存儲的數據而被激活。
11.如權利要求10所述的存儲器，其特徵在於進一步包括一耦合的寫狀態機，以監視所述ECC部件，而其中所述寫狀態機激活所述寫高速緩衝存儲器內的標誌位以響應產生校正過的數據字的ECC部件。
全文摘要
一種區段可編程EEPROM存儲器，它結合晶片上寫高速緩衝存儲器(83)用作緩衝器。EEPROM主存儲芯體劃分為存儲頁面(32)，每個存儲頁面進一步劃分為子頁面區段(59－62)，每個子頁面區段保持大批多字節數據字。存儲頁面內的子頁面區段可以單獨或一起進行編程和擦除周期。該EEPROM存儲器結合ECC部件(73)用來恢復和刷新存儲芯體中丟失的數據。EEPROM存儲器還能中斷載入周期。
文檔編號G06F12/08GK1607609SQ03106039
公開日2005年4月20日 申請日期1996年2月22日 優先權日1995年3月17日
發明者喬治·斯馬杜, 埃米爾·蘭布朗克 申請人:愛特梅爾股份有限公司