一種抗噪聲幹擾的高壓側柵驅動電路的製作方法
2023-04-29 21:06:46 1
一種抗噪聲幹擾的高壓側柵驅動電路的製作方法
【專利摘要】一種抗噪聲幹擾的高壓側柵驅動電路，包括高壓電平移位電路、RS鎖存器和驅動器，高壓電平移位電路將輸入的兩路低壓脈衝信號轉換為兩路高壓脈衝信號輸出，兩路高壓脈衝信號分別經處理後進入RS鎖存器，RS鎖存器的輸出至驅動器，驅動器輸出驅動信號控制外部功率管的開關。本發明對高壓電平移位電路進行了改進，改進後的高壓電平移位電路包含兩個完全相同的獨立部分，每個獨立的部分均包括兩個LDMOS管，一個延時單元，一個齊納穩壓管，一個電容，一個電阻和一個中壓PMOS管。本發明能夠消除dV/dt幹擾噪聲和差模噪聲，並能在消除噪聲幹擾的同時，不影響正常信號的傳遞，同時還加大了允許的負VS電壓。
【專利說明】一種抗噪聲幹擾的高壓側柵驅動電路
【技術領域】
[0001]本發明涉及高壓功率MOS柵驅動技術，特別涉及一種抗噪聲幹擾的高壓浮柵驅動電路，屬於模擬集成電路【技術領域】。
【背景技術】
[0002]現在市場上很多的功率電子晶片或集成電路驅動晶片系統中，都存在著高壓柵驅動電路，這種電路採用高壓電平移位技術，實現低壓向高壓的轉換以驅動高側功率管。高壓柵驅動電路屬於高壓集成電路(HVIC)的典型電路之一。這類HVIC在電機驅動、平板顯示以及其他消費電子領域具有廣泛的應用，都是採用高低壓兼容工藝，利用高壓LDMOS器件將低壓控制信號轉換為高壓控制信號，從而驅動高端電路工作，一般這類HVIC的系統都採用半橋拓撲結構。
[0003]半橋驅動晶片主要用來驅動外部半橋拓撲結構的功率管，內部的驅動電路按照工作電源電壓的不同分為高壓側驅動電路與低壓側驅動電路，隨著半橋拓撲結構功率管的開通關斷輸出點電壓工作在浮動狀態，因此高壓側的驅動電路電壓也應隨著輸出點電壓的變化工作在浮動狀態，這種功能主要可以通過外部的自舉電路來實現。
[0004]高壓側柵驅動電路中有高壓電平移位電路，傳統的高壓電平移位電路的LDMOS管漏端有較大的寄生電容，由於高端電路採用浮動電源供電，所以外部功率管的開啟與關斷會使VS節點產生dv/dt幹擾噪聲，並通過自舉電容與浮動電源VB結合，使得VB線上也有dv/dt幹擾噪聲，加上高壓電平移位電路中LDMOS漏端寄生電容的影響，快速變化的電壓會形成位移電流對寄生電容進行充電，該位移電流在傳統的電平移位電路的兩個LDMOS漏端電阻上均造成很大的電壓降，使高壓電平移位電路的輸出信號帶有較大的共模dv/dt幹擾噪聲，同時電路中還會有工藝偏差造成的差模窄脈衝噪聲。這些噪聲幹擾都可能致使驅動電路誤觸發，從而造成系統的故障。
【發明內容】
[0005]針對上述現有技術中存在的噪聲幹擾問題，本發明提供一種抗噪聲幹擾的高壓側柵驅動電路，能夠消除dK/dt幹擾噪聲和差模噪聲，並能在消除噪聲幹擾的同時，不影響正常信號的傳遞，同時還加大了允許的負VS電壓。
[0006]為實現上述發明目的，本發明採用的技術方案為:
一種抗噪聲幹擾的高壓側柵驅動電路，包括高壓電平移位電路、RS鎖存器和驅動器，高壓電平移位電路將輸入的兩路低壓脈衝信號Vinl和Vin2轉換為兩路高壓脈衝信號輸出，兩路高壓脈衝信號分別經過兩路濾波電路處理後進入RS鎖存器，RS鎖存器的輸出至驅動器，驅動器輸出VOUT驅動信號控制外部功率管的開關；其特徵在於:對高壓電平移位電路進行了改進並用兩路脈衝整形器替代兩路濾波電路；
改進後的高壓電平移位電路包含兩個完全相同的獨立部分，每個獨立的部分均包括兩個LDMOS管，一個延時單元，一個齊納穩壓管，一個電容，一個電阻和一個中壓PMOS管，其中，LDMOS管麗1、麗2，第一延時單元，齊納穩壓管Dl，電容Cl，中壓PMOS管MPl和電阻Rl構成改進後的高壓電平移位電路的一個部分；LDM0S管麗3、MN4，第二延時單元，齊納穩壓管D2，電容C2，中壓PMOS管MP2和電阻R2構成改進後的高壓電平移位電路的另外一個部分；改進後的高壓電平移位電路的輸入端Von連接LDMOS管麗I的柵極和第一延時單元的輸入端，LDMOS管MNl的源極接地，LDMOS管MNl的漏極與齊納管Dl的陽極、電容Cl的一端以及中壓PMOS管MPl的漏極連接在一起並作為一路高壓脈衝信號輸出端連接至一路脈衝整形器的輸入端，齊納管Dl的陰極、電容Cl的另一端、中壓PMOS管MPl的源極以及電阻Rl的一端連接在一起並與浮動電壓VB連接，LDMOS管麗2的柵極連接第一延時單元的輸出端，中壓PMOS管MPl的柵極連接電阻Rl的另一端和LDMOS管麗2的漏極，LDMOS管麗2的源極接地；改進後的高壓電平移位電路的另一個輸入端Voff連接LDMOS管MN3的柵極和第二延時單元的輸入端，LDMOS管麗3的源極接地，LDMOS管麗3的漏極與齊納管D2的陽極、電容C2的一端以及中壓PMOS管MP2的漏極連接在一起並作為另一路高壓脈衝信號輸出端連接至另一路脈衝整形器的輸入端，齊納管D2的陰極、電容C2的另一端、中壓PMOS管MP2的源極以及電阻R2的一端連接在一起並與浮動電壓VB連接，LDMOS管MN4的柵極連接第二延時單元的輸出端，中壓PMOS管MP2的柵極連接電阻R2的另一端和LDMOS管MN4的漏極，LDMOS管MN4的源極接地。
[0007]所述第一、第二兩個延時單元結構相同，可採用均設有低壓PMOS管MPD1、MPD2，NMOS管MND1、MND2，電阻RD1、RD2、電容CD1、CD2和施密特觸發器SMTDl，PMOS管MPDl的柵極與NMOS管MNDl的柵極連接，作為延時單元的輸入端input，PMOS管MPDl的漏極通過電阻RDl與NMOS管MNDl的漏極、電容CDl的一端以及PMOS管MPD2的柵極和NMOS管MND2的柵極連接在一起，PMOS管MPD2的漏極與電阻RD2的一端、電容CD2的一端以及施密特觸發器SMTDl的輸入端連接，電阻RD2的另一端連接NMOS管MND2的漏極，NMOS管MND2的源極、電容CD2的另一端以及NMOS管MNDl的源極、電容CDl的另一端連接在一起並與施密特觸發器SMTDl的地端均連接至晶片的邏輯地GND，PMOS管MPD1、MPD2的源極與施密特觸發器SMTDl的電源端均連接至晶片電源VDD，施密特觸發器SMTDl的輸出端output作為延時單元的輸出端；
所述兩路脈衝整形器的結構相同，可採用均設有緩衝級Buffer、PMOS管MPS1、MPS2，NMOS管麗S1、麗S2，電容CSl和施密特觸發器SMTS1，改進後的高壓電平移位電路的兩路高壓脈衝信號輸出分別經過兩路緩衝級Buffer後連接各自的PMOS管MPSl的柵極和NMOS管麗SI的柵極，PMOS管MPSl的漏極與NMOS管麗SI的漏極互連並與電容CSl的一端及施密特觸發器SMTSl的輸入端連接，施密特觸發器SMTSl的輸出端連接PMOS管MPS2的柵極和NMOS管麗S2的柵極，PMOS管MPSl和PMOS管MPS2的源極、緩衝級Buffer的電源端以及施密特觸發器SMTSl的電源端均連接浮動電壓VB，NMOS管麗SI和NMOS管麗S2的源極、電容CSl的另一端以及緩衝級Buffer的地端和施密特觸發器SMTSl的地端均連接浮動參考地VS，PMOS管MPS2的漏極與NMOS管麗S2的漏極互連並作為脈衝整形器的輸出端，兩路脈衝整形器的輸出端分別輸出置位信號Vset和復位信號Vrst給RS鎖存器的S、R輸入端，RS鎖存器的電源端連接浮動電源VB，RS鎖存器的地端連接浮動參考地VS，驅動器的輸入端連接RS鎖存器的輸出端，驅動器的輸出端輸出信號VOUT驅動外部高側功率管，驅動器的電源端連接浮動電源VB，驅動器的地端連接浮動參考地NS。[0008]所述改進後的高壓電平移位電路中的LDMOS管麗1、麗2和PMOS管MPl、MP2可以分別用耐高壓的IGBT管來替代。
[0009]本發明與現有技術相比具有如下優點和顯著效果:
(I)可以有效消除共模dv/dt幹擾噪聲和差模噪聲對電路工作狀態的影響，同時不影響正常信號的傳遞。抗噪聲的電平移位電路能消除各種情況的共模dv/dt幹擾噪聲，差模噪聲是由工藝不匹配引起的，差模噪聲的脈寬很小，可以被整形器中設置的濾波環節消除掉，從而差模噪聲也不會影響正常信號的傳輸。
[0010](2)本發明提出的抗噪聲的電平移位電路，能加大允許的負VS電壓。普通的高壓側柵驅動電路中，高壓電平移位電路的輸出電壓信號是在VB到地COM的供應範圍之內轉移，允許的負VS限制值源於高壓電平移位電路後面第一級反相器預設定的閾值電壓。本發明的抗噪聲的電平移位電路將高壓電平移位電路的輸出電壓信號變為VB到VS供應範圍之內轉移，允許的負VS電壓不再由後級反相器的閾值電平所控制，從而大大增加了電路的在負VS下工作的能力。
[0011](3)能有效降低功耗。本發明中的抗噪聲的電平移位電路能夠消除各種幅度大或小，脈寬寬或窄的共模dv/dt幹擾噪聲，因此可以通過減小前級電路輸出的窄脈衝寬度，縮短高壓電平移位電路中LDMOS管的導通時間，從而有效降低功耗。
【專利附圖】
【附圖說明】
[0012]圖1是傳統的高壓側柵驅動電路的結構圖；
圖2是本發明一種可抗噪聲幹擾的高壓側柵驅動電路的結構圖；
圖3是本發明中電平移位電路兩個相同部分中一個部分的電路圖；
圖4是本發明電平移位電路中的延時電路一個實施電路圖；
圖5是本發明脈衝整形電路的一個實施電路圖；
圖6是示意抗dv/dt噪聲的電平移位電路的工作波形圖；
圖7是本發明中的沒有噪聲幹擾時的工作波形圖；
圖8是本發明中的有噪聲幹擾時的工作波形圖；
圖9是普通的高壓柵驅動電路的VS負過衝能力示意圖；
圖10是本發明的可抗噪聲幹擾的高壓側柵驅動電路的VS負過衝能力示意圖。
【具體實施方式】
[0013]如圖1，傳統的高壓側柵驅動電路包括高壓電平移位電路001、濾波電路002、RS鎖存器003、驅動器004。高壓電平移位電路將輸入的兩路低壓脈衝信號轉換為高壓脈衝信號輸出，該高壓脈衝信號經過濾波電路後進入RS鎖存器，RS鎖存器的輸出接到驅動器，驅動器輸出OUT驅動信號控制外部功率管的開關。為了減小功耗及提高電路的可靠性，採用雙路窄脈衝的工作方式來驅動高壓電平位移電路，且在保證能驅動LDMOS管導通的前提下儘可能減小窄脈衝寬度以降低功耗。其中高壓電平移位電路主要用來將低壓脈衝信號轉換成高壓脈衝信號，齊納管二極體的反向耐壓為15-18V，齊納管二極體D3、齊納管二極體D4它們將電阻R3、電阻R4上的最大壓降限制在15-18V，避免高盆內中低壓MOS管柵氧擊穿。RS觸發器將正常工作的脈衝信號還原為固定周期的方波信號通過驅動器驅動高側開關管。[0014]如圖2，本發明可抗噪聲幹擾的高壓側柵驅動電路，包括改進的高壓電平移位電路
005、007，兩路脈衝整形器008、009，RS鎖存器010、驅動器011。高壓電平移位電路將輸入的兩路低壓脈衝信號轉換為高壓脈衝信號輸出，該高壓脈衝信號經過脈衝整形器後進入RS鎖存器，RS鎖存器的輸出接到驅動器，驅動級電路輸出VOUT驅動信號控制外部功率管的開關。
[0015]改進的高壓電平移位電路包含兩個完全相同的部分005和007，其中每個單獨的部分由兩個LDMOS管，一個延時單元，一個齊納穩壓管，一個電容，一個電阻和一個中壓PMOS管構成。即LDMOS管麗1、麗2，第一延時單元006，齊納穩壓管Dl，電容Cl，中壓PMOS管MPl和電阻Rl構成電平移位電路的一部分005 ；LDMOS管麗3、MN4，第二延時單元(結構與第一延時單兀006相同，圖中未標號)，齊納穩壓管D2,電容C2,中壓PMOS管MP2和電阻R2構成電平移位電路的另外一部分007。電平移位電路有兩個輸入端Von和Voff，輸入端Von接LDMOS管麗I的柵和第一延時單元，第一延時單元的輸出接至LDMOS管麗2的柵。齊納管Dl的陰極、電容Cl的下端、中壓PMOS管MPl的漏端相連並共同接至LDMOS管麗I的漏極。中壓PMOS管的柵端與電阻Rl的下端相連並共同接至LDMOS管MN2的漏極，LDMOS管麗1、麗2的源極都接至地。齊納管Dl的陽極、電容Cl的上端、中壓PMOS管MPl的源端和電阻Rl的上端都接至浮動電壓VB。同樣，輸入端Voff接LDMOS管麗3的柵和第二延時單元，第二延時單元的輸出接至LDMOS管MN4的柵。齊納管D2的陰極、電容C2的下端、中壓PMOS管MP2的漏端相連共同接至LDMOS管MN3的漏極。中壓PMOS管的柵端與電阻R2的下端相連共同接至LDMOS管麗3的漏極，LDMOS管麗3、MN4的源極都接至地。齊納管D2的陽極、電容C2的上端 、中壓PMOS管MP2的源端和電阻R2的上端都接至浮動電壓VB0
[0016]脈衝整形器008的輸入端接高壓電平移位電路中的LDMOS管麗I的漏端，脈衝整形器009的輸入端接高壓電平移位電路中的LDMOS管MN3的漏端，整形器的電源端接至浮動電源VB，整形器的地接至浮動參考地NS。整形器008的輸出為置位信號￥8的_給RS鎖存器010的S輸入端，整形器009的輸出接為復位信號Vrst_給RS鎖存器的R輸入端。RS鎖存器的電源端接至浮動電源VB，RS鎖存器的地接至浮動參考地NS。
[0017]驅動器011可由反相器鏈構成，用於提供足夠的電流驅動能力以驅動功率管的開通與關閉。驅動器器的輸入端接至RS鎖存器的輸出端，驅動器的輸出端輸出信號VOUT驅動外部高側功率管。驅動器的電源端接至浮動電源VB，驅動器的地接至浮動參考地VS。
[0018]如圖3，以電平移位電路的一部分005為例，兩個LDMOS管麗1、麗2柵極的窄脈衝信號被延時單元增加延時。由於延時單元通過設計不同的翻轉閾值對脈衝進行處理，使得Von信號經過延時單元後變成脈寬更窄的脈衝信號V』 on，從而減少了 LDMOS導通時間降低了功耗。能抗噪聲的LDMOS漏端的齊納管Dl也可以是多個齊納管串聯的形式。
[0019]V』on信號控制LDMOS管麗2導通，從而在電阻Rl上產生壓降，從而使低壓PMOS管MPl導通。此時Von已經處於低電平，LDMOS管MNl截止。低壓PMOS管MPl導通後為LDMOS管漏端與齊納管並聯的電容Cl提供放電迴路。LDMOS管漏端的電容Cl可以是人為設計的電容，也可以是某種器件的極間的寄生電容。
[0020]如圖4，兩個延時單元結構相同，可採用均設有低壓PMOS管MPD1、MPD2，NMOS管MNDUMND2,電阻RDl、RD2、電容CDl、CD2和施密特觸發器SMTDl，PMOS管MPDl的柵極與NMOS管MNDl的柵極連接，作為延時單元的輸入端input，PMOS管MPDl的漏極通過電阻RDl與NMOS管MNDl的漏極、電容CDl的一端以及PMOS管MPD2的柵極和NMOS管MND2的柵極連接在一起，PMOS管MPD2的漏極與電阻RD2的一端、電容CD2的一端以及施密特觸發器SMTDl的輸入端連接，電阻RD2的另一端連接NMOS管MND2的漏極，NMOS管MND2的源極、電容CD2的另一端以及NMOS管MNDl的源極、電容CDl的另一端連接在一起並與施密特觸發器SMTDl的地端均連接至晶片的邏輯地GND，PMOS管MPD1、MPD2的源極與施密特觸發器SMTDl的電源端均連接至晶片電源VDD，施密特觸發器SMTDl的輸出端output作為延時單元的輸出端。通過設計MND1、MPD1，MND2、MPD2的寬長比和SMTDl的翻轉閾值，可以對延時後的脈衝寬衝的寬度進行設置。信號從延時單元的輸入input端經過兩次RC延時網絡後再整形得到輸出output，脈衝寬度變窄了以降低功耗同時現實了延時功能。
[0021]如圖5,每一路脈衝整形電路的輸入input_s經過緩衝級Buffer後接入到NMOS管麗SI和PMOS管MPSl的柵極，NMOS管麗SI和PMOS管MPSl的漏極與電容CSl的上端相連並共同接至施密特觸發器SMTSl的輸入端。電容CSl的下端連接浮動參參考地VS。施密特觸發器SMTSl的輸出端接至NMOS管MNS2和PMOS管MPS2的柵極，NMOS管MNS2和MPS2的漏相連作為整形模塊的輸出端output_s。NMOS管MNS1、MNS2的源極，Buffer的地，SMTSl的地都接至高側浮動參考地VS上；PM0S管MPS1、MPS2的源極，Buffer的電源、SMTSl的電源接至高側浮動電源VB。Input的輸入波形經過脈衝整形,在Output端變成理想的脈衝。
[0022]如圖6，是抗dv/dt噪聲的電平移位電路的工作波形圖。當窄脈衝Von到來時，脈衝幅度為VDD大於LDMOS管MNl開啟閾值電壓，LDMOS管MNl開啟閾值電壓。由於存在延時第一單元，V』on還是低電平，因面LDMOS管MN2仍關斷，此時齊納管Dl發生擊穿，齊納管兩端的電壓給電容Cl充電。由於充電迴路時間常數非常小，電容的兩端的電壓被迅速充電至15V。即圖6中，Von波形上升沿對應的VCl波形的下降沿十分陡峭。當窄脈衝Von從高電平變回低電平時，電容Cl沒有了放電迴路，由於電容兩端的電壓不突變，電容兩端電壓維持15V電壓。若此時，經過第一延時單元的延時後的V’m高電平到來，窄脈衝幅度為VDD大於LDMOS管麗2開啟閾值電壓，使LDMOS管麗2導通。電流在電阻Rl上形成壓降使電阻Rl下端電壓產生低電壓脈衝，如圖6中VRl波形所示。電阻Rl下端電壓產生低電壓脈衝達到PMOS管MNPl的開啟閾值，則低壓PMOS管MPl開啟從而為電容Cl提供一條放電迴路，此時PMOS管MPl對電容Cl以恆定電流進行放電，電容Cl下端的電壓線性上升，如圖6中V』 on波形對應的高電平期間，VCl波形的線性上升所示。
[0023]如圖7，是本發明中的沒有噪聲幹擾時的工作波形圖。結合圖6已經分析過的電平移位電路的輸出波形。現在將整個電平移位電路在沒有噪聲幹擾時的工作波形示意，窄脈衝Von經過電平移位電路和整形器後，形成邊緣陡峭的理想脈衝，由於整形器的供電電壓為高側的浮置電壓VB-VS，所以經過整形器處理過後的脈衝Vset幅值為VB-VS，如圖7中VSET波形所示。該脈衝接入RS鎖存器的置位端；同理窄脈衝Voff經過電平移位電路和整形器後，形成邊緣陡峭幅值為VB-VS的理想脈衝，如圖7中VRESET波形所示，接入RS鎖存器的復位端。經過RS鎖存器的鎖存作用，將Von和VofT兩路窄脈衝還原成對應的寬脈衝信號，脈衝的幅值為VB-VS。經過驅動器後得到幅值為VB-VS，且具有電流驅動能力的脈衝，如圖7中Vout的輸出波形所示。
[0024]如圖8，為本發明中的有噪聲幹擾時的工作波形圖。當晶片正常時，Von、V』 on、Voff、V』off都為低電平時，假設此時由於負載突變使浮動參考VS電位瞬變，在自舉電容的作用下形成VB上的dv/dt共模噪聲，如圖8中，VB的波形所示。如圖3所示，高側電源VB上的dv/dt經過電阻Rl和LDMOS管麗2的漏源電容形成位移電流，該位移電流使電阻Rl下端的電位形成向下的噪聲負脈衝，如圖8中VRl波形所示。同理高側電源VB上的dv/dt經過電阻R2會在電阻R2的下端形成噪聲負脈衝。如圖8中VR2波形所示。由於整形器的輸入信號取自電容Cl和C2的下端，而電源VB上的dv/dt噪聲在電容Cl和C2的下端不會產生噪聲脈衝，如圖8中Vcl和Vc2波形所示。由於Vcl和Vc2波形保護不變，所以經過整形器後接入RS鎖存器的波形也保持不變。從而RS鎖存器的置位端和復位端都不會受dV/dt噪聲的影響，使得最終輸出信號VOUT不受由於VB上的dv/dt共模噪聲影響，即輸出信號VOUT也不會dV/dt噪聲的影響。如圖8中Vset, Vset, VOUT的波形。
[0025]如圖9所示，為普通的高壓柵驅動電路的VS負電壓能力示意圖，Vinl是高壓電平移位電路的正常窄脈衝輸入信號，Vd_l節點相對於地的電壓波形是經過傳統電平移位電路後的正常輸出信號，該信號幅度是受高側浮置的電源電壓VB影響，濾波電路也工作在VB-VS電源電壓下。圖9中，虛線脈衝是正常情況下Vd_l節點的脈衝電位，該脈衝電位的幅值大於濾波電路的翻轉閾值VT。該脈衝在正常情況下能夠是被濾波電路識別並處理的正常信號；Vd_l節點的實線脈衝信號是當VS加負電壓後Vd_l節點處的電壓信號。由於VS為負電壓，從而VB相對於地的電壓下降，導致Vd_l節點處相對地的電壓脈衝幅值達不到後面濾波電路的閾值VT，濾波電路不能正常翻轉並處理輸入信號，最終導致不能輸出正常的驅動信號。所以，傳統高壓柵驅動電路允許的VS負電壓由濾波電路的翻轉總閾值VT來決定。
[0026]如圖10所示，為本發明的可抗噪聲幹擾的高壓側柵驅動電路的VS負電壓過衝能力示意圖。當Von節點處的輸入窄脈衝信號經過本文提出的抗噪聲脈衝的電平移位電路後，移位後的輸出信號擺幅為齊納管的擊穿電壓15V，即電平移位後的脈衝相對於VB的幅值為15V。一般情況下設置高側浮電源VB-VS為15V，那麼電平移位後的脈衝一定能夠滿足高側邏輯模塊的閾值電壓VT，即本發明的高壓側柵驅動電路在VS負電壓下也同樣能夠實現信號的識別和處理。故本文提出的高壓側柵驅動電路的VS負過衝能力大大提高。
[0027]以上所述，僅是本發明的較佳實施例，並非對本發明作任何限制，凡是根據本發明技術實質對以上實施例所作的任何簡單修改、變更以及等效結構變換，均仍屬於本發明技術方案的保護範圍內。
【權利要求】
1.一種抗噪聲幹擾的高壓側柵驅動電路，包括高壓電平移位電路、RS鎖存器和驅動器，高壓電平移位電路將輸入的兩路低壓脈衝信號Vinl和Vin2轉換為兩路高壓脈衝信號輸出，兩路高壓脈衝信號分別經過兩路濾波電路處理後進入RS鎖存器，RS鎖存器的輸出至驅動器，驅動器輸出VOUT驅動信號控制外部功率管的開關；其特徵在於:對高壓電平移位電路進行了改進並用兩路脈衝整形器替代兩路濾波電路； 改進後的高壓電平移位電路包含兩個完全相同的獨立部分，每個獨立的部分均包括兩個LDMOS管，一個延時單元，一個齊納穩壓管，一個電容，一個電阻和一個中壓PMOS管，其中，LDMOS管麗1、麗2，第一延時單元，齊納穩壓管Dl，電容Cl，中壓PMOS管MPl和電阻Rl構成改進後的高壓電平移位電路的一個部分；LDM0S管MN3、MN4，第二延時單元，齊納穩壓管D2，電容C2，中壓PMOS管MP2和電阻R2構成改進後的高壓電平移位電路的另外一個部分；改進後的高壓電平移位電路的輸入端Von連接LDMOS管麗I的柵極和第一延時單元的輸入端，LDMOS管麗I的源極接地，LDMOS管麗I的漏極與齊納管Dl的陽極、電容Cl的一端以及中壓PMOS管MPl的漏極連接在一起並作為一路高壓脈衝信號輸出端連接至一路脈衝整形器的輸入端，齊納管Dl的陰極、電容Cl的另一端、中壓PMOS管MPl的源極以及電阻Rl的一端連接在一起並與浮動電壓VB連接，LDMOS管麗2的柵極連接第一延時單元的輸出端，中壓PMOS管MPl的柵極連接電阻Rl的另一端和LDMOS管麗2的漏極，LDMOS管麗2的源極接地；改進後的高壓電平移位電路的另一個輸入端Voff連接LDMOS管MN3的柵極和第 二延時單元的輸入端，LDMOS管麗3的源極接地，LDMOS管麗3的漏極與齊納管D2的陽極、電容C2的一端以及中壓PMOS管MP2的漏極連接在一起並作為另一路高壓脈衝信號輸出端連接至另一路脈衝整形器的輸入端，齊納管D2的陰極、電容C2的另一端、中壓PMOS管MP2的源極以及電阻R2的一端連接在一起並與浮動電壓VB連接，LDMOS管MN4的柵極連接第二延時單元的輸出端，中壓PMOS管MP2的柵極連接電阻R2的另一端和LDMOS管MN4的漏極，LDMOS管MN4的源極接地。
2.根據權利要求1所述的抗噪聲幹擾的高壓側柵驅動電路，其特徵在於:所述第一、第二兩個延時單元結構相同，均設有低壓PMOS管MPD1、MPD2, NMOS管MND1、MND2,電阻RD1、RD2、電容CDl、CD2和施密特觸發器SMTDl，PMOS管MPDl的柵極與NMOS管MNDl的柵極連接，作為延時單元的輸入端input，PMOS管MPDl的漏極通過電阻RDl與NMOS管MNDl的漏極、電容CDl的一端以及PMOS管MPD2的柵極和NMOS管MND2的柵極連接在一起，PMOS管MPD2的漏極與電阻RD2的一端、電容CD2的一端以及施密特觸發器SMTDl的輸入端連接，電阻RD2的另一端連接NMOS管MND2的漏極，NMOS管MND2的源極、電容CD2的另一端以及NMOS管MNDl的源極、電容⑶I的另一端連接在一起並與施密特觸發器SMTDl的地端均連接至晶片的邏輯地GND，PMOS管MPD1、MPD2的源極與施密特觸發器SMTDl的電源端均連接至晶片電源VDD，施密特觸發器SMTDl的輸出端output作為延時單元的輸出端。
3.根據權利要求1所述的抗噪聲幹擾的高壓側柵驅動電路，其特徵在於:所述兩路脈衝整形器的結構相同，均設有緩衝級Buffer、PMOS管MPS1、MPS2，NMOS管麗S1、麗S2，電容CSl和施密特觸發器SMTS1，改進後的高壓電平移位電路的兩路高壓脈衝信號輸出分別經過兩路緩衝級Buffer後連接各自的PMOS管MPSl的柵極和NMOS管麗SI的柵極，PMOS管MPSl的漏極與NMOS管麗SI的漏極互連並與電容CSl的一端及施密特觸發器SMTSl的輸入端連接，施密特觸發器SMTSl的輸出端連接PMOS管MPS2的柵極和NMOS管麗S2的柵極，PMOS管MPSl和PMOS管MPS2的源極、緩衝級Buffer的電源端以及施密特觸發器SMTSl的電源端均連接浮動電壓VB，NM0S管麗SI和NMOS管麗S2的源極、電容CSl的另一端以及緩衝級Buffer的地端和施密特觸發器SMTSl的地端均連接浮動參考地VS，PMOS管MPS2的漏極與NMOS管MNS2的漏極互連並作為脈衝整形器的輸出端，兩路脈衝整形器的輸出端分別輸出置位信號Vset和復位信號Vrst給RS鎖存器的S、R輸入端，RS鎖存器的電源端連接浮動電源VB，RS鎖存器的地端連接浮動參考地VS，驅動器的輸入端連接RS鎖存器的輸出端，驅動器的輸出端輸出信號VOUT驅動外部高側功率管，驅動器的電源端連接浮動電源VBdg動器的地端連接浮動參考地VS。
4.根據權利要求1所述的抗噪聲幹擾的高壓側柵驅動電路，其特徵在於:所述改進後的高壓電平移位電路中的LDMOS管麗1、麗2和PMOS管MP1、MP2能夠分別用耐高壓的IGBT管替代 。
【文檔編號】H03K19/003GK103762969SQ201410020857
【公開日】2014年4月30日 申請日期:2014年1月17日 優先權日:2014年1月17日
【發明者】孫偉鋒, 祝靖, 張允武, 陳健, 易揚波, 陸生禮, 時龍興 申請人:東南大學