鎖存器與其操作方法與比較器的製造方法

2023-04-29 21:13:31 2

鎖存器與其操作方法與比較器的製造方法
【專利摘要】一種鎖存器與其操作方法與使用該鎖存器的比較器。此鎖存器包括第一、第二交叉耦合對以及第一、第二電晶體對。第一交叉耦合對的第一與第二電流路徑的第一端分別耦接至第一電晶體對的第一與第二電晶體的第一端。第二交叉耦合對的第三與第四電流路徑的第一端分別耦接至第二電晶體對的第三與第四電晶體的第一端。第三與第四電晶體的控制端分別耦接至第一與第二電流路徑。第一與第二電晶體的控制端分別耦接至第三與第四電流路徑。
【專利說明】鎖存器與其操作方法與比較器

【技術領域】
[0001]本發明是有關於一種電子電路，且特別是有關於一種鎖存器(latch)與其操作方法與使用該鎖存器的比較器。

【背景技術】
[0002]低供給電壓(low supply voltage)電路設計是低功率應用的研究趨勢。為了達至IJ低功率消耗而把電路的供給電壓降低，這是一種常見的手段。但是隨著供給電壓降低，一般鎖存器在操作上可能會遇到許多的瓶頸，例如操作速度會變慢，延遲時間明顯上升等。
[0003]圖1所示為一般鎖存器200的電路方塊圖，其通過兩個交叉耦合對電路疊接而成。在信號轉態過程中，當圖1所示鎖存器200的信號OUTP=信號OUTN時，電路將操作於共模(common mode)條件。此時，圖1所示鎖存器200電路可簡化為直流半電路示意圖，如圖2所示。在共模操作條件下，且不考慮通道長度調變效應的影響，假設NMOS電晶體與PMOS電晶體特性相同，為了使所有的NMOS晶體與PMOS電晶體皆得到最大的跨導(transconductance)，以獲得最大的信號放大增益，必須使得圖2的信號OUTP=OUTn= (Vdd-Vss)/2。若要讓電晶體得到更大的信號增益，進以提升鎖存器200電路的操作速度，須使得電晶體的過驅動電壓(overdrive voltage)提升。然而，對於鎖存器200電路結構而言，提升過驅動電壓可能是無法達成的，因OUTP與OUTN的最大直流電壓操作條件為(Vdd-Vss)/2。


【發明內容】

[0004]本發明的一種鎖存器包括第一交叉稱合對(cross-coupled pair)電路、第一電晶體對(transistor pair)電路、第二電晶體對電路以及第二交叉稱合對電路。第一交叉率禹合對電路包含第一電流路徑與第二電流路徑，其中第一電流路徑的控制端耦接至第二電流路徑，而第二電流路徑的控制端耦接至第一電流路徑。第二交叉耦合對電路包含第三電流路徑與第四電流路徑，其中第三電流路徑的控制端耦接至第四電流路徑，第四電流路徑的控制端耦接至第三電流路徑。第一電晶體對電路包含第一電晶體與第二電晶體。第一電晶體的控制端耦接至第三電流路徑，第一電晶體的第一端耦接至第一電流路徑的第一端。第二電晶體的控制端耦接至第四電流路徑，第二電晶體的第一端耦接至第二電流路徑的第一端。第二電晶體對電路包含第三電晶體與第四電晶體。第三電晶體的控制端耦接至第一電流路徑，第三電晶體的第一端耦接至第三電流路徑的第一端。第四電晶體的控制端耦接至第二電流路徑，第四電晶體的第一端耦接至第四電流路徑的第一端。
[0005]本發明的一種鎖存器的操作方法包括:配置包含有一第一電流路徑與一第二電流路徑的一第一交叉耦合對電路，其中該第一電流路徑的一控制端耦接至該第二電流路徑，而該第二電流路徑的一控制端耦接至該第一電流路徑；配置包含有一第一電晶體與一第二電晶體的一第一電晶體對電路，其中該第一電晶體的第一端耦接至該第一電流路徑的第一端，而該第二電晶體的第一端耦接至該第二電流路徑的第一端；配置包含有一第三電晶體與一第四電晶體的一第二電晶體對電路，其中該第三電晶體的控制端耦接至該第一電流路徑，而該第四電晶體的控制端耦接至該第二電流路徑；配置包含有一第三電流路徑與一第四電流路徑的一第二交叉耦合對電路，其中該第三電流路徑的一控制端耦接至該第四電流路徑，該第四電流路徑的一控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至該第三電晶體的第一端，該第四電流路徑的第一端耦接至該第四電晶體的第一端，該第一電晶體的控制端耦接至該第三電流路徑，而該第二電晶體的控制端耦接至該第四電流路徑；在將一輸入信號注入所述第一電流路徑、所述第二電流路徑、所述第三電流路徑或所述第四電流路徑後的一信號轉態期間，由該第一交叉耦合對電路以及該第二交叉耦合對電路將注入的該輸入信號放大；以及在穩態期間，由所述第一電晶體對電路截止所述第一電流路徑或所述第二電流路徑的靜態電流，以及由所述第二電晶體對電路截止所述第三電流路徑或所述第四電流路徑的靜態電流。
[0006]本發明的一種比較器包括第一交叉耦合對電路、第一電晶體對電路、第二電晶體對電路、第二交叉耦合對電路、第一開關、第二開關、控制電路以及動態前置放大器電路。第一交叉耦合對電路包含第一電流路徑與第二電流路徑，其中第一電流路徑的控制端耦接至第二電流路徑，而第二電流路徑的控制端耦接至第一電流路徑。第二交叉耦合對電路包含第三電流路徑與第四電流路徑，其中第三電流路徑的控制端耦接至第四電流路徑，第四電流路徑的控制端耦接至第三電流路徑。第一電晶體對電路包含第一電晶體與第二電晶體，其中第一電晶體的第一端耦接至第一電流路徑的第一端，第二電晶體的第一端耦接至第二電流路徑的第一端。第二電晶體對電路包含第三電晶體與第四電晶體，其中第三電晶體的控制端耦接至第一交叉耦合對電路的第一電流路徑，而第四電晶體的控制端耦接至第一交叉耦合對電路的第二電流路徑。第三電流路徑的第一端耦接至第三電晶體的第一端，第四電流路徑的第一端耦接至第四電晶體的第一端，第一電晶體的控制端耦接至第三電流路徑，而第二電晶體的控制端耦接至第四電流路徑。第一開關的第一端耦接至該第一電流路徑的第二端與該第二電流路徑的第二端，該第一開關的第二端耦接至第一電源電壓。第二開關的第一端耦接至該第三電流路徑的第二端與該第四電流路徑的第二端，該第二開關的第二端耦接至第二電源電壓。控制電路包括第一控制電路、第二控制電路或第三控制電路。動態前置放大器電路依照第一輸入信號與第二輸入信號進行前置放大器操作，以對應輸出第一內部信號與第二內部信號至所述控制電路。其中，所述第一控制電路包括第三開關、第四開關、第五開關、第六開關與第七開關；該第三開關的第一端耦接至該第三電晶體的控制端；該第三開關的第二端耦接至參考電壓；該第四開關的第一端耦接至該第四電晶體的控制端；該第四開關的第二端耦接至該參考電壓；該第五開關的第一端耦接至該第一電晶體的控制端；該第六開關的第一端耦接至該第二電晶體的控制端；該第七開關的第一端耦接至該第五開關的第二端與該第六開關的第二端；該第七開關的第二端耦接至該參考電壓；該動態前置放大器電路輸出該第一內部信號至該第四開關的控制端與該第五開關的控制端；以及該動態前置放大器電路輸出該第二內部信號至該第三開關的控制端與該第六開關的控制端。其中，所述第二控制電路包括第三開關與第四開關；該第三開關的第一端耦接至該第三電晶體的控制端；該第三開關的第二端耦接至參考電壓；該第四開關的第一端耦接至該第四電晶體的控制端；該第四開關的第二端耦接至該參考電壓；該動態前置放大器電路輸出該第一內部信號至該第四開關的控制端；以及該動態前置放大器電路輸出該第二內部信號至該第三開關的控制端。其中，所述第三控制電路包括第五開關、第六開關與第七開關；該第五開關的第一端耦接至該第一電晶體的控制端；該第六開關的第一端耦接至該第二電晶體的控制端；該第七開關的第一端耦接至該第五開關的第二端與該第六開關的第二端；該第七開關的第二端耦接至該參考電壓；該動態前置放大器電路輸出該第一內部信號至第五開關的控制端，以及該動態前置放大器電路輸出該第二內部信號至第六開關的控制端。
[0007]為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

【專利附圖】

【附圖說明】
[0008]圖1是一般鎖存器電路的電路方塊圖；
[0009]圖2為說明圖1所示一般鎖存器電路，於共模操作條件時的直流半電路示意圖；
[0010]圖3是依照本發明實施例說明一種鎖存器的電路方塊示意圖；
[0011]圖4是依照本發明實施例說明圖3所示一種鎖存器的電路示意圖；
[0012]圖5為依照本發明實施例說明圖4所示一種鎖存器的電路，於共模操作條件時的直流半電路不意圖；
[0013]圖6是依照本發明另一實施例說明圖3所示交叉耦合對電路110的電路示意圖；
[0014]圖7是依照本發明另一實施例說明圖3所示交叉耦合對電路140的電路示意圖；
[0015]圖8是依照本發明另一實施例說明圖3所示第一電晶體對電路120的電路示意圖；
[0016]圖9是依照本發明又一實施例說明圖3所示第一電晶體對電路120的電路示意圖；
[0017]圖10是依照本發明再一實施例說明圖3所示第一電晶體對電路120的電路示意圖；
[0018]圖11是依照本發明另一實施例說明圖3所示第二電晶體對電路130的電路示意圖；
[0019]圖12是依照本發明又一實施例說明圖3所示第二電晶體對電路130的電路示意圖；
[0020]圖13是依照本發明再一實施例說明圖3所示第二電晶體對電路130的電路示意圖；
[0021]圖14是依照本發明另一實施例說明一種含時脈信號控制的鎖存器電路方塊示意圖；
[0022]圖15A?圖15B是依照本發明另一實施例說明一種含時脈信號控制的比較器電路方塊意圖；
[0023]圖16是依照本發明實施例說明圖15A?圖15B所示比較器的輸出信號擷取電路的示意圖。
[0024]其中，附圖標記:
[0025]100、200、1400:鎖存器
[0026]1500:比較器
[0027]110:第一交叉耦合對電路
[0028]111、112、123、124、133、134、141、142、1511、1512、1513、1514、1515、1611、1612、
1613、1614、1615、1616:電晶體
[0029]113、114、143、144:阻抗
[0030]120:第一電晶體對電路
[0031]121:第一電晶體
[0032]122:第二電晶體
[0033]125、126、127、135、136、137、1410、1420、1430、1440、1520、1530、1540、1550、1560:
開關
[0034]130:第二電晶體對電路
[0035]131:第三電晶體
[0036]132:第四電晶體
[0037]140:第二交叉耦合對電路
[0038]601、602、701、702、801、802、901、902、1001、1002、I101、I102、1201、1202、1301、1302:節點
[0039]1510:動態前置放大器電路
[0040]1610:輸出級電路
[0041]CLK、CLKb:時脈信號
[0042]OUTP、OUTN、OUTPl、OUTNl、0UTP2、0UTN2、Vqp1、Vqm1、Vqp2、Vom2:信號
[0043]Vdd:系統供給電壓
[0044]Vss:接地電壓
[0045]Vref、Vrefl、Vref2:參考電壓
[0046]VIP、VIM:輸入信號
[0047]VDP、VDM:內部信號

【具體實施方式】
[0048]請參考附圖所示，本發明的以上及額外目的、特徵及優點將通過本發明的較佳實施例的以下闡釋性及非限制性詳細描敘予以更好地理解。
[0049]在本案說明書全文(包括權利要求書)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以通過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的組件/構件/步驟可以相互參照相關說明。
[0050]圖3是依照本發明實施例說明一種鎖存器100的電路方塊示意圖。鎖存器100包括第一交叉I禹合對(cross-coupled pair)電路110、第一電晶體對(transistor pair)電路120、第二電晶體對電路130以及第二交叉耦合對電路140。第一交叉耦合對電路110包含第一電流路徑與第二電流路徑，其中第一電流路徑的控制端耦接至第二電流路徑，而第二電流路徑的控制端耦接至第一電流路徑。舉例來說，第一電流路徑的控制端耦接至第二電流路徑的第一端，而第二電流路徑的控制端耦接至第一電流路徑的第一端。第一交叉耦合對電路110的其他實施細節容後詳述。第二交叉耦合對電路140包含第三電流路徑與第四電流路徑，其中第三電流路徑的控制端耦接至第四電流路徑，而第四電流路徑的控制端耦接至第三電流路徑。舉例來說，第三電流路徑的控制端耦接至第四電流路徑的第一端，而第四電流路徑的控制端耦接至第三電流路徑的第一端。第二交叉耦合對電路140的其它實施細節容後詳述。
[0051]第一電晶體對電路120包含第一電晶體與第二電晶體。第一電晶體對電路120中所述第一電晶體的第一端耦接至第一交叉耦合對電路110中所述第一電流路徑的第一端，而第一電晶體對電路120中所述第一電晶體的控制端耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端。第一電晶體對電路120中所述第二電晶體的第一端耦接至第一交叉耦合對電路110中所述第二電流路徑的第一端，而第一電晶體對電路120中所述第二電晶體的控制端耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端。第一交叉耦合對電路110中所述第一電流路徑的第二端與所述第二電流路徑的第二端耦接至第一電源電壓，第一電晶體對電路120中所述第一電晶體的第二端與所述第二電晶體的第二端耦接至第二電源電壓。所述第一電源電壓與所述第二電源電壓可以是系統供給電壓Vdd、接地電壓Vss或是其它固定電壓。舉例來說，所述第一電源電壓與所述第二電源電壓可以分別為系統供給電壓Vdd與接地電壓Vss。
[0052]第二電晶體對電路130包含第三電晶體與第四電晶體。第二電晶體對電路130中所述第三電晶體的第一端耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端，而第二電晶體對電路130中所述第三電晶體的控制端耦接至第一交叉耦合對電路110的所述第一電流路徑的第一端。第二電晶體對電路130中所述第四電晶體的第一端耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端，而第二電晶體對電路130中所述第四電晶體的控制端耦接至第一交叉耦合對電路110的所述第二電流路徑的第一端。第二交叉耦合對電路140中所述第三電流路徑的第二端與所述第四電流路徑的第二端耦接至所述第二電源電壓，第二電晶體對電路130中所述第三電晶體的第二端與所述第四電晶體的第二端耦接至所述第一電源電壓。
[0053]當鎖存器操作於共模條件時，即信號OUTPl與OUTNl的直流電壓條件相同，且信號0UTP2與0UTN2的直流電壓條件亦相同。此時，第一交叉耦合對電路110與第一電晶體對電路120可視為一個高增益放大器(high gain amplifier),而第二電晶體對電路130以及第二交叉耦合對電路140可視為另一個高增益放大器。當欲鎖存的輸入信號被分別注入第一交叉耦合對電路110中所述第一電流路徑與所述第二電流路徑，以及/或者被分別注入第二交叉耦合對電路140中所述第三電流路徑與所述第四電流路徑時，在信號轉態期間，通過這兩個高增益放大器將注入的信號放大，同時，藉由圖3鎖存器100的信號連接關系所形成的正回授路徑，可進一步將注入信號的差異放大，進以提供更高的信號放大增益，而達到高速的操作。
[0054]由於第一電晶體對電路120受控於交叉耦合對電路140，因此在信號轉態期間後的穩態期間，第一電晶體對電路120會截止第一交叉耦合對電路110中所述第一電流路徑與/或所述第二電流路徑的靜態電流。相類似地，由於第二電晶體對電路130受控於第一交叉耦合對電路110，因此在所述穩態期間，第二電晶體對電路130會截止第二交叉耦合對電路140中所述第三電流路徑與/或所述第四電流路徑的靜態電流。因此，當鎖存器100處於穩態時，鎖存器100可以改善靜態功率消耗。
[0055]本實施例並不限制第一交叉耦合對電路110、第一電晶體對電路120、第二電晶體對電路130以及第二交叉耦合對電路140的實現方式。例如，第一交叉耦合對電路110與第二電晶體對電路130內部的電晶體的通道為第一導電型(conductive type)通道，而第一電晶體對電路120與第二交叉耦合對電路140內部的電晶體的通道為第二導電型通道。若所述第一導電型為N型與P型二者之一，則所述第二導電型為N型與P型二者之另一。舉例來說，若第一電晶體對電路120中所述第一電晶體與第二電晶體為P通道金氧半導體(P_channel metal oxide semiconductor, PMOS)電晶體，則第二電晶體對電路130中所述第三電晶體與第四電晶體為N通道金氧半導體(N-channel metal oxidesemiconductor, NM0S)電晶體。
[0056]綜上所述，圖3所示實施例揭露了一種鎖存器100的操作方法。此操作方法包括下述步驟:配置包含有第一電流路徑與第二電流路徑的第一交叉耦合對電路110，其中該第一電流路徑的控制端耦接至該第二電流路徑，而該第二電流路徑的控制端耦接至該第一電流路徑；配置包含有第一電晶體與第二電晶體的第一電晶體對電路120，其中該第一電晶體的第一端耦接至第一交叉耦合對電路110的該第一電流路徑的第一端，而該第二電晶體的第一端耦接至第一交叉耦合對電路110的該第二電流路徑的第一端；配置包含有第三電晶體與第四電晶體的第二電晶體對電路130，其中該第三電晶體的控制端耦接至第一交叉耦合對電路110的該第一電流路徑，而該第四電晶體的控制端耦接至第一交叉耦合對電路110的該第二電流路徑；配置包含有第三電流路徑與第四電流路徑的第二交叉耦合對電路140，其中該第三電流路徑的控制端耦接至該第四電流路徑，該第四電流路徑的控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至第二電晶體對電路130的該第三電晶體的第一端，該第四電流路徑的第一端耦接至第二電晶體對電路130的該第四電晶體的第一端，第一電晶體對電路120的該第一電晶體的控制端耦接至第二交叉耦合對電路140的該第三電流路徑，而第一電晶體對電路120的該第二電晶體的控制端耦接至第二交叉耦合對電路140的該第四電流路徑；在將輸入信號注入所述第一電流路徑、所述第二電流路徑、所述第三電流路徑或所述第四電流路徑後的信號轉態期間，由第一交叉耦合對電路110以及第二交叉耦合對電路140將注入的該輸入信號放大；以及在該信號轉態期間後的穩態期間，由所述第一電晶體對電路120截止第一交叉耦合對電路110中所述第一電流路徑或所述第二電流路徑的靜態電流，以及由所述第二電晶體對電路130截止第二交叉耦合對電路140中所述第三電流路徑或所述第四電流路徑的靜態電流。
[0057]圖4是依照本發明實施例說明圖3所示一種鎖存器100的電路示意圖。第一交叉耦合對電路110包括第一電晶體111以及第二電晶體112。第一電晶體111配置於交叉耦合對電路110的所述第一電流路徑中，其中第一電晶體111的第一端(例如漏極)作為該第一電流路徑的第一端而耦接至第一電晶體對電路120，而第一電晶體111的控制端(例如柵極)作為該第一電流路徑的控制端。第二電晶體112配置於第一交叉耦合對電路110的所述第二電流路徑中，其中第二電晶體112的第一端(例如漏極)作為該第二電流路徑的第一端而耦接至第一電晶體111的控制端與第一電晶體對電路120，而第二電晶體112的控制端(例如柵極)作為該第二電流路徑的控制端而耦接至第一電晶體111的第一端。第一電晶體Ill的第二端(例如源極，亦為第一電流路徑的第二端)以及第二電晶體112的第二端(例如源極，亦為第二電流路徑的第二端)耦接至第一電源電壓(例如系統供給電壓Vdd)。於本實施例中，第一電晶體111與第二電晶體112可以是PMOS電晶體。在其它實施例中，第一電晶體111與第二電晶體112的實現方式不以此為限。
[0058]第一電晶體對電路120包括電晶體121與電晶體122。電晶體121的第一端(例如漏極)耦接至第一交叉耦合對電路110中所述第一電流路徑的第一端，而電晶體121的控制端(例如柵極)耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端。電晶體122的第一端(例如漏極)耦接至交叉耦合對電路110中所述第二電流路徑的第一端，而電晶體122的控制端(例如柵極)耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端。電晶體121的第二端(例如源極)以及電晶體122的第二端(例如源極)耦接至第二電源電壓(例如接地電壓Vss)。於本實施例中，電晶體121與電晶體122可以是NMOS電晶體。在其它實施例中，電晶體121與電晶體122的實現方式不以此為限。
[0059]第二交叉耦合對電路140包括電晶體141以及電晶體142。電晶體141配置於第二交叉耦合對電路140中所述第三電流路徑中，其中電晶體141的第一端(例如漏極)作為該第三電流路徑的第一端而耦接至第二電晶體對電路130，而電晶體141的控制端(例如柵極)作為該第三電流路徑的控制端。電晶體142配置於第二交叉耦合對電路140中所述第四電流路徑中，其中電晶體142的第一端(例如漏極)作為該第四電流路徑的第一端而耦接至電晶體141的控制端與第二電晶體對電路130，而電晶體142的控制端(例如柵極)作為該第四電流路徑的控制端而耦接至電晶體141的第一端。電晶體141的第二端(例如源極，亦為第三電流路徑的第二端)與電晶體142的第二端(例如源極，亦為第四電流路徑的第二端)耦接至第二電源電壓(例如接地電壓Vss)。於本實施例中，電晶體141與電晶體142可以是NMOS電晶體。在其它實施例中，電晶體141與電晶體142的實現方式不以此為限。
[0060]第二電晶體對電路130包括第三電晶體131與第四電晶體132。第三電晶體131的第一端(例如漏極)耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端，而第三電晶體131的控制端(例如柵極)耦接至第一交叉耦合對電路110中所述第一電流路徑的第一端。第四電晶體132的第一端(例如漏極)耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端，而第四電晶體132的控制端(例如柵極)耦接至第一交叉耦合對電路110中所述第二電流路徑的第一端。第三電晶體131的第二端(例如源極)以及第四電晶體132的第二端(例如源極)耦接至第一電源電壓(例如系統供給電壓Vdd)。於本實施例中，第三電晶體131與第四電晶體132可以是PMOS電晶體。在其它實施例中，第三電晶體131與第四電晶體132的實現方式不以此為限。
[0061]對第一交叉耦合對電路110與第一電晶體對電路120所形成的高增益放大器而言，第一電流路徑與第二電流路徑的第一端可以作為鎖存器100的信號輸入端以及/或是信號輸出端。相似地，對第二交叉耦合對電路140與第二電晶體對電路130所形成的高增益放大器而言，第三電流路徑與第四電流路徑的第一端可以作為鎖存器100的信號輸入端以及/或是信號輸出端。例如，在一實施例中，可以只選擇第一交叉耦合對電路110中第一電流路徑與第二電流路徑的第一端一同作為鎖存器100的信號輸入端以及信號輸出端，或者只選擇第二交叉耦合對電路140中第三電流路徑與第四電流路徑的第一端一同作為鎖存器loo的信號輸入端以及信號輸出端。又例如，在另一實施例中，可以選擇第一交叉I禹合對電路110中第一電流路徑與第二電流路徑的第一端作為鎖存器100的信號輸入端，以及選擇第二交叉耦合對電路140中第三電流路徑與第四電流路徑的第一端作為鎖存器100的信號輸出端；或者，選擇第一交叉耦合對電路110中第一電流路徑與第二電流路徑的第一端作為鎖存器100的信號輸出端，以及選擇第二交叉耦合對電路140中第三電流路徑與第四電流路徑的第一端作為鎖存器100的信號輸入端。又例如，在其它實施例中，可以選擇第一交叉耦合對電路110中第一電流路徑與第二電流路徑的第一端以及第二交叉耦合對電路140中第三電流路徑與第四電流路徑的第一端一同作為鎖存器100的信號輸入端以及信號輸出端。
[0062]請參照圖4，當信號OUTPl=信號OUTNl且信號0UTP2=信號0UTN2時，圖4所示電路將操作於共模條件。圖5是依照本發明實施例說明了當圖4所示電路操作於共模條件時，其直流半電路示意圖。請參照圖5，在此假設鎖存器100操作於共模操作條件下，即信號OUTPl=信號OUTNl且信號0UTP2=信號0UTN2，在此不考慮通道長度調變效應的影響，且假設NMOS電晶體與PMOS電晶體特性相同。此時，信號OUTPl (=信號0UTN1)的直流電壓操作條件可設計在介於Vss至(Vdd-Vss)/2之間；同理，信號0UTN2 (=信號0UTP2)的直流電壓操作條件可設計在介於(Vdd-Vss)/2至Vdd之間。因此，本發明實施例說明圖4所示一種鎖存器100的電路內部的PMOS電晶體與NMOS電晶體，可以獲得更大的過驅動電壓，以更進一步提升信號增益，及鎖存器的操作速度。尤其，當鎖存器的供給電壓(Vdd-Vss)需要降低時，操作速度改善幅度將更明顯。
[0063]請參照圖4，在共模(common mode)操作條件下，信號0UTN2及信號0UTP2的電壓相等，信號OUTNl及信號OUTPl的電壓相等。假設此時欲鎖存的輸入信號同時注入交叉耦合對電路110與140，其中高電位的輸入信號假設被注入信號0UTN2及信號0UTN1，而低電位的輸入信號假設被注入信號0UTP2及信號0UTP1，使得電晶體141與142組成的正回授路徑開始將信號0UTN2與信號0UTP2拉開，使信號0UTN2的電壓越來越高且信號0UTP2的電壓越來越低。因此，電晶體141逐漸進入截止區(cut off reg1n)且電晶體142逐漸進入三極區(tr1de reg1n)。同時，信號0UTN2及信號0UTP2也控制第一電晶體對電路120的N型電晶體121及122的操作，使得電晶體122逐漸進入截止區且電晶體121逐漸進入三極區。
[0064]同時，在N型電晶體111與112組成的另一組正回授路徑中，將注入信號0UTN1及信號0UTP1中的預鎖存的輸入信號開始將信號0UTN1與信號0UTP1拉開，使得信號0UTN1的電壓越來越高且信號0UTP1的電壓越來越低。因此，第一電晶體111逐漸進入截止區且第二電晶體112逐漸進入三極區。同時，信號0UTN1及信號0UTP1也控制電晶體131及132，使得第四電晶體132逐漸進入截止區且第三電晶體131逐漸進入三極區。由此可知，除了每一級交叉耦合對電路都為一個完整的正回授路徑外。再通過P型電晶體組成的第一交叉耦合對電路110與N型電晶體所組成之第二交叉耦合對電路140之間的信號0UTP1、信號0UTN1、信號0UTP2與信號0UTN2，可以形成另一個正回授路徑，可進一步的提高信號增益，進以達到高速鎖存操作。
[0065]需注意的是，圖3所示鎖存器100的實現方式不應受限於圖4所示實施例。例如，在其它實施例中，電晶體111、112、131、132為N型電晶體，電晶體121、122、141、142為P型電晶體，所述第一電源電壓可以是接地電壓Vss，而所述第二電源電壓可以是另一個系統供給電壓Vdd。
[0066]圖6是依照本發明另一實施例說明圖3所示第一交叉耦合對電路110的電路示意圖。圖6所示實施例可以參照圖3或圖4的相關說明而類推之。請參照圖6，其中節點601可以耦接至圖3所示第二電晶體對電路130中所述第三電晶體的控制端，而節點602可以耦接至圖3所示第二電晶體對電路130中所述第四電晶體的控制端。在本實施例中，第一交叉耦合對電路110包括第一電晶體111、第二電晶體112、阻抗113以及阻抗114。阻抗113的第一端耦接至第一電晶體111的第二端(例如源極)。阻抗113的第二端間接或直接耦接至第一電源電壓(例如系統供給電壓Vdd)。阻抗114的第一端耦接至第二電晶體112的第二端(例如源極)。阻抗114的第二端間接或直接耦接至第一電源電壓。
[0067]所述阻抗113以及阻抗114可以是電晶體或其它可提供阻抗的組件。例如，圖6所示實施例是以PMOS電晶體實現阻抗113與阻抗114。其中，阻抗113與阻抗114中PMOS電晶體的柵極被供給一個參考電壓Vrefl (例如接地電壓Vss，或是其它可以讓PMOS電晶體導通的偏壓電壓)。
[0068]圖7是依照本發明另一實施例說明圖3所示第二交叉耦合對電路140的電路示意圖。圖7所示實施例可以參照圖3或圖4的相關說明而類推之。請參照圖7，其中節點701可以耦接至圖3所示第一電晶體對電路120中所述第一電晶體的控制端，而節點702可以耦接至圖3所示第一電晶體對電路120中所述第二電晶體的控制端。在本實施例中，第二交叉耦合對電路140包括電晶體141、電晶體142、阻抗143以及阻抗144。阻抗143的第一端耦接至電晶體141的第二端(例如源極)。阻抗143的第二端間接或直接耦接至第二電源電壓(例如接地電壓Vss)。阻抗144的第一端耦接至電晶體142的第二端(例如源極)。阻抗144的第二端間接或直接耦接至第二電源電壓。
[0069]所述阻抗143以及阻抗144可以是電晶體或其它可提供阻抗的組件。例如，圖7所示實施例是以NMOS電晶體實現阻抗143與阻抗144。其中，阻抗143與阻抗144中NMOS電晶體的柵極被供給一個參考電壓Vref2(例如系統供給電壓Vdd，或是其它可以讓NMOS電晶體導通的偏壓電壓)。
[0070]圖8是依照本發明另一實施例說明圖3所示第一電晶體對電路120的電路示意圖。圖8所示實施例可以參照圖3或圖4的相關說明而類推之。請參照圖8，其中節點801耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端，而節點802耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端。在本實施例中，第一電晶體對電路120包括電晶體121、電晶體122、電晶體123以及電晶體124。電晶體121的第一端(例如漏極)耦接至第一交叉耦合對電路110中所述第一電流路徑的第一端，而電晶體121的控制端(例如柵極)耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端。電晶體123的第一端(例如漏極)耦接至電晶體121的第二端(例如源極)，電晶體123的控制端(例如柵極)耦接至電晶體121的控制端，而電晶體123的第二端(例如源極)耦接至第二電源電壓(例如接地電壓Vss)。電晶體122的第一端(例如漏極)耦接至第一交叉耦合對電路110中所述第二電流路徑的第一端，而電晶體122的控制端(例如柵極)耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端。電晶體124的第一端耦接至電晶體122的第二端(例如源極)，電晶體124的控制端(例如柵極)耦接至電晶體122的控制端，而電晶體124的第二端(例如源極)耦接至所述第二電源電壓。於本實施例中，電晶體121、電晶體122、電晶體123與電晶體124可以是NMOS電晶體。在其它實施例中，電晶體121、電晶體122、電晶體123與電晶體124的實現方式不以此為限。
[0071]圖9是依照本發明又一實施例說明圖3所示第一電晶體對電路120的電路示意圖。圖9所示實施例可以參照圖3、圖4或圖8的相關說明而類推之。不同於圖8所示實施例之處，在於圖9所示第一電晶體對電路120還包括開關125與開關126。請參照圖9，其中節點901耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端，而節點902耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端。開關125的第一端(例如漏極)耦接至電晶體121的第二端(例如源極)，開關125的控制端耦接至時脈信號CLKb，以及開關125的第二端(例如源極)耦接至參考電壓Vref (例如接地電壓Vss或其它的偏壓電壓)。開關126的第一端(例如漏極)耦接至電晶體122的第二端(例如源極)，開關126的控制端耦接至該時脈信號CLKb，以及開關126的第二端(例如源極)耦接至該參考電壓Vref。當鎖存器100操作於重設(reset)期間，開關125與開關126會被導通，使得電晶體121與122的第二端的電壓會被重設為該參考電壓Vref。
[0072]圖10是依照本發明再一實施例說明圖3所示第一電晶體對電路120的電路示意圖。圖10所示實施例可以參照圖3、圖4或圖8的相關說明而類推之。不同於圖8所示實施例之處，在於圖10所示第一電晶體對電路120還包括開關127。請參照圖10，其中節點1001耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端，而節點1002耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端。開關127的第一端耦(例如漏極)接至電晶體121的第二端(例如源極)，開關127的第二端耦(例如源極)接至電晶體122的第二端(例如源極)，以及開關127的控制端耦接至時脈信號CLKb。當鎖存器100操作於重設(reset)期間，開關127會被導通，使得電晶體121與122的第二端的電壓會被平均。
[0073]圖11是依照本發明另一實施例說明圖3所示第二電晶體對電路130的電路示意圖。圖11所示實施例可以參照圖3或圖4的相關說明而類推之。請參照圖11，其中節點1101耦接至第一交叉耦合對電路110中所述第一電流路徑的第一端，而節點1102耦接至第一交叉耦合對電路110中所述第二電流路徑的第一端。在本實施例中，第二電晶體對電路130包括第三電晶體131、第四電晶體132、電晶體133以及電晶體134。第三電晶體131的第一端(例如漏極)耦接至第二交叉耦合對電路140中所述第三電流路徑的第一端，而第三電晶體131的控制端(例如柵極)耦接至第一交叉耦合對電路110中所述第一電流路徑的第一端。電晶體133的第一端(例如漏極)耦接至第三電晶體131的第二端(例如源極)，電晶體133的控制端(例如柵極)耦接至第三電晶體131的控制端，而電晶體133的第二端(例如源極)耦接至第一電源電壓(例如系統供給電壓Vdd)。第四電晶體132的第一端(例如漏極)耦接至第二交叉耦合對電路140中所述第四電流路徑的第一端，而第四電晶體132的控制端(例如柵極)耦接至第一交叉耦合對電路110中所述第二電流路徑的第一端。電晶體134的第一端(例如漏極)耦接至第四電晶體132的第二端(例如源極)，電晶體134的控制端(例如柵極)耦接至第四電晶體132的控制端，而電晶體134的第二端(例如源極)耦接至所述第一電源電壓。於本實施例中，第三電晶體131、第四電晶體132、電晶體133與電晶體134可以是PMOS電晶體。在其它實施例中，第三電晶體131、第四電晶體132、電晶體133與電晶體134的實現方式不以此為限。
[0074]圖12是依照本發明又一實施例說明圖3所示第二電晶體對電路130的電路示意圖。圖12所示實施例可以參照圖3、圖4或圖11的相關說明而類推之。不同於圖11所示實施例之處，在於圖12所示第二電晶體對電路130還包括開關135與開關136。請參照圖12，其中節點1201耦接至第一交叉耦合對電路110中所述第一電流路徑的第一端，而節點1202耦接至第一交叉耦合對電路110中所述第二電流路徑的第一端。開關135的第一端(例如漏極)耦接至第三電晶體131的第二端(例如源極)，開關135的控制端(例如柵極)耦接至時脈信號CLK，以及開關135的第二端(例如源極)耦接至參考電壓Vref (例如系統供給電壓Vdd或其它的偏壓電壓)。開關136的第一端(例如漏極)耦接至第四電晶體132的第二端(例如源極)，開關136的控制端(例如柵極)耦接至該時脈信號CLK，以及開關136的第二端(例如源極)耦接至該參考電壓Vref。當鎖存器100操作於重設期間，開關135與開關136會被導通，使得電晶體131與132的第二端的電壓會被重設為該參考電壓Vref。
[0075]圖13是依照本發明再一實施例說明圖3所示第二電晶體對電路130的電路示意圖。圖13所示實施例可以參照圖3、圖4或圖11的相關說明而類推之。不同於圖11所示實施例之處，在於圖13所示第二電晶體對電路130還包括開關137。請參照圖13，開關137的第一端(例如漏極)耦接至第三電晶體131的第二端(例如源極)，開關137的第二端(例如源極)耦接至第四電晶體132的第二端(例如源極)，以及開關137的控制端(例如柵極)耦接至時脈信號CLK。當鎖存器100操作於重設期間，開關137會被導通，使得電晶體131與132的第二端的電壓會被平均。其中，節點1301耦接至第一交叉耦合對電路110中所述第一電流路徑的第一端，而節點1302耦接至第一交叉耦合對電路110中所述第二電流路徑的笛一雜兎顧。
[0076]圖14是依照本發明另一實施例說明一種含時脈信號控制的鎖存器1400的電路方塊示意圖。圖14所示實施例可以參照圖3或圖4的相關說明而類推之。不同於圖4所示實施例之處，在於圖14所示鎖存器1400還包括開關1410、開關1420、開關1430與開關1440，其皆可採用電晶體實現。請參照圖14，開關1410的第二端(例如源極)耦接至第一電源電壓(例如系統供給電壓Vdd)，開關1410的第一端(例如漏極)耦接至第一交叉耦合對電路110中所述第一電流路徑的第二端與所述第二電流路徑的第二端，而開關1410的控制端(例如柵極)受控於時脈信號CLKb。開關1420的第二端(例如源極)耦接至第二電源電壓(例如接地電壓Vss)，開關1420的第一端(例如漏極)耦接至第二交叉耦合對電路140中所述第三電流路徑的第二端與所述第四電流路徑的第二端，而開關1420的控制端(例如柵極)受控於時脈信號CLK。
[0077]開關1430的第二端(例如源極)耦接至參考電壓Vref (例如接地電壓Vss或是其它的偏壓電壓)，開關1430的第一端(例如漏極)耦接至第三電晶體131的控制端，而開關1430的控制端(例如柵極)受控於時脈信號CLKb。開關1440的第二端(例如源極)耦接至該參考電壓Vref，開關1440的第一端(例如漏極)耦接至第四電晶體132的控制端，而開關1440的控制端(例如柵極)受控於時脈信號CLKb。當時脈信號CLK為低電壓，同時時脈信號CLKb為高電壓時，鎖存器1400操作於重設期間。在重設期間中，開關1410與開關1420，例如以電晶體實現開關為例，此時電晶體操作於截止區(cut off reg1n)。在重設期間中，開關1430與1440為導通(turn on)，例如以電晶體實現開關為例，此時電晶體操作於三極區(tr1de reg1n)。因此，信號0UTP1與信號0UTN1均被拉下至接近參考電壓Vref (例如接地電壓Vss)。由於信號0UTP1與信號0UTN1均被拉下，使得第三電晶體131與第四電晶體132均為導通，並操作於三極區。同時，使得信號0UTP2與信號0UTN2均被拉升至接近系統供給電壓Vdd。高電壓的信號0UTP2與信號0UTN2會將電晶體121與電晶體122導通，使其操作於三極區。至此，鎖存器1400完成重設操作。
[0078]在完成重設操作後，時脈信號CLK轉態為高電壓，而時脈信號CLKb轉態為低電壓時，此時鎖存器1400操作於鎖存期間。於鎖存期間，開關1410與開關1420為導通，而開關1430與1440為截止。欲鎖存的輸入信號在比較期間中被分別注入信號OUTPl與信號OUTNl,以及/或者被分別注入信號0UTP2與信號0UTN2。基於欲鎖存的輸入信號的差異，第一交叉耦合對電路110的正回授架構會將信號OUTPl與信號OUTNl拉開，而第二交叉耦合對電路140的正回授架構會將信號0UTP2與信號0UTN2拉開，以進行鎖存操作。所述鎖存操作可以參照圖4的相關說明而類推之，故不予贅述。
[0079]當交叉耦合對電路110與140達到穩態時，例如，信號OUTPl與信號0UTP2皆被拉高至接近系統供給電壓Vdd，而信號OUTNl與信號0UTN2皆被拉低至接近接地電壓Vss。由於信號OUTPl為系統供給電壓Vdd，使得電晶體112與131操作於截止區。也就是說，電晶體112可以在穩態中截止所述第二電流路徑的靜態電流，而第三電晶體131可以在穩態中截止所述第三電流路徑的靜態電流。由於信號0UTN2為接地電壓Vss，使得電晶體121與142操作於截止區。也就是說，第一電晶體121可以在穩態中截止所述第一電流路徑的靜態電流，而電晶體142可以在穩態中截止所述第四電流路徑的靜態電流。因此，當鎖存器1400處於穩態時，可以改善靜態功率消耗。鎖存器1400可以適用在擁有鎖存功能需求之電路當中，例如:靜態隨機存取記憶體(SRAM)內部之感測放大器(Sense Amplifier)、比較器(comparator)、正反器(flip-flop) > …等。
[0080]圖15A?圖15B是依照本發明另一實施例說明如何將鎖存信號注入鎖存器當中，進以形成一種具備信號比較功能的比較器1500的電路方塊示意圖。圖15A?圖15B所示實施例可以參照圖3、圖4、圖6至圖14的相關說明而類推之。不同於圖14所示實施例之處，在於圖15A?圖15B所示比較器1500還包括動態前置放大器(dynamic pre-amplify)電路1510與控制電路，其中此控制電路包括第一控制電路、第二控制電路或第三控制電路。動態前置放大器電路1510依照第一輸入信號Vip與第二輸入信號Vim進行前置放大器操作，以對應輸出第一內部信號Vdm與第二內部信號Vdp至所述控制電路。在本實施例中，所述控制電路所包括的第一控制電路包括開關1520、開關1530、開關1540、開關1550與開關1560，其皆可採用電晶體實現。在另一實施例中，所述控制電路所包括的第二控制電路包括開關1520與開關1530，而圖15A?圖15B中的開關1540、1550與1560可以被省略。在其他實施例中，所述控制電路所包括的第三控制電路包括開關1540、開關1550與開關1560，而圖15A?圖15B中的開關1520與1530可以被省略。
[0081]請參照圖15A?圖15B，開關1520的第二端(例如源極)耦接至參考電壓Vref (例如接地電壓Vss或是其它的偏壓電壓)，開關1520的第一端(例如漏極)耦接至第三電晶體131的控制端。開關1530的第二端(例如源極)耦接至該參考電壓Vref，開關1530的第一端(例如漏極)耦接至第四電晶體132的控制端。開關1540的第一端(例如漏極)耦接至第一電晶體121的控制端。開關1550的第一端(例如漏極)耦接至第二電晶體122的控制端。開關1560的第一端(例如漏極)耦接至開關1540的第二端(例如源極)與開關1550的第二端(例如源極)，而開關1560的第二端耦(例如源極)接至該參考電壓Vref。
[0082]動態前置放大器電路1510依照輸入信號Vip與Vim進行前置放大器操作，以對應輸出第一內部信號Vdm至開關1520的控制端與開關1550的控制端，以及對應輸出第二內部信號Vdp至開關1530的控制端與開關1540的控制端。於本實施例中，動態前置放大器電路1510包括電晶體1511、電晶體1512、電晶體1513、電晶體1514以及電晶體1515。電晶體1511的第二端(例如源極)耦接至第一電源電壓(例如系統供給電壓Vdd)，電晶體1511的控制端接收時脈信號CLK，電晶體1511的第一端(例如漏極)耦接至開關1520的控制端與開關1550的控制端。電晶體1512的第一端(例如漏極)耦接至電晶體1511的第一端(例如漏極)，電晶體1512的控制端接收第一輸入信號VIP。
[0083]電晶體1513的第二端(例如源極)耦接至該第一電源電壓Vdd，電晶體1513的控制端接收該時脈信號CLK，電晶體1513的第一端(例如漏極)耦接至開關1530的控制端與開關1540的控制端。電晶體1514的第一端(例如漏極)耦接至電晶體1513的第一端(例如漏極)，電晶體1514的控制端接收第二輸入信號VIM。電晶體1515的第一端(例如漏極)耦接至電晶體1512的第二端(例如源極)與電晶體1514的第二端(例如源極)，電晶體1515的控制端接收該時脈信號CLK，電晶體1515的第二端耦接至第二電源電壓(例如接地電壓Vss)。
[0084]當時脈信號CLK為低電壓，時脈信號CLKb為高電壓時，比較器1500操作於重設期間。在重設期間中，電晶體1515、開關1560、開關1410與開關1420操作於截止區(cut offreg1n),而電晶體1511、電晶體1513操作於三極區(tr1de reg1n)。因此，信號Vdm與信號Vdp均被拉升至接近系統供給電壓Vdd，使得開關1520、開關1530、開關1540與開關1550操作於三極區。因此，信號Vqpi與信號Vqmi均被拉下至接近參考電壓Vref (例如接地電壓Vss)。也就是說，第一交叉耦合對電路110的共模偏壓是操作於接近接地電壓Vss附近，而不是(Vdd-Vss)/2。由於信號Vtffl與信號Vmi均被拉下，使得信號Voke與信號Vo12均被拉升至接近系統供給電壓Vdd。也就是說，第二交叉耦合對電路140的共模偏壓是操作於接近系統供給電壓Vdd附近，而不是(Vdd-Vss)/2。至此，比較器1500完成重設操作。所述重設操作可以參照圖14的相關說明，故不再贅述。
[0085]在完成重設操作後，時脈信號CLK轉態為高電壓,而時脈信號CLKb轉態為低電壓時，此時比較器1500操作於比較期間。於比較期間，電晶體1515、開關1560、開關1410與開關1420為導通，並漸漸進入三極區，而電晶體1511、電晶體1513則操作於截止區。在比較期間中欲鎖存的個輸入信號Vip與Vim的差異會讓電晶體1512與電晶體1514具有不同的放電速度。因此，於比較期間信號Vdp與信號Vdm之間也會出現差異。基於信號Vdp與信號Vdm之間的差異，第一交叉耦合對電路110的正回授路徑會將信號Vtffl與信號Vm拉開；而第二交叉耦合對電路140的正回授路徑會將信號Vtff2與信號Vme拉開，以進行鎖存/比較操作。所述鎖存/比較操作可以參照圖4的相關說明而類推之，故不予贅述。當交叉耦合對電路110與140達到穩態時，請參照圖14的相關說明，第一電流路徑、第二電流路徑、第三電流路徑，與第四電流路徑的靜態電流幾乎為零。因此，當比較器1500處於穩態時，比較器1500可以改善靜態功率消耗。
[0086]於比較器1500中，第一交叉耦合對電路110的所述第一電流路徑的第一端、第一交叉耦合對電路110的所述第二電流路徑的第一端、第二交叉耦合對電路140的第三電流路徑的第一端與第二交叉耦合對電路140的第四電流路徑的第一端，四者中至少一者的電壓可以作為比較器1500的比較結果。在另一實施例中，比較器1500還可以配置輸出級電路，以便輸出比較器1500的比較結果。此輸出級電路的第一輸入端、第二輸入端、第三輸入端與第四輸入端分別耦接至第一交叉耦合對電路110的第一電流路徑的第一端、第一交叉耦合對電路110的第二電流路徑的第一端、第二交叉耦合對電路140的第三電流路徑的第一端與第二交叉耦合對電路140的第四電流路徑的第一端，以分別接收信號Vm、信號VM1、信號Vtff2與信號VM2。其中，該輸出級電路依據所述第一、第二、第三與第四輸入端而對應輸出比較器1500的比較結果。
[0087]圖16是依照本發明實施例說明圖15A?圖15B所示比較器1500的輸出信號擷取電路1610的示意圖。輸出級電路1610包括電晶體1611、電晶體1612、電晶體1613、電晶體
1614、電晶體1615以及電晶體1616。電晶體1611的第二端(例如源極)耦接至第一電源電壓(例如系統供給電壓Vdd)。電晶體1611的控制端(例如柵極)作為輸出級電路1610的第一輸入端，以接收圖15A?圖15B中信號Vm。電晶體1611的第一端(例如漏極)可以作為輸出級電路1610的第一輸出端。電晶體1612的第一端(例如漏極)耦接至電晶體1611的第一端。電晶體1612的控制端(例如柵極)接收時脈信號CLK。電晶體1613的第一端(例如漏極)耦接至電晶體1612的第二端(例如源極)。電晶體1613的控制端(例如柵極)作為輸出級電路1610的第二輸入端，以接收圖15A?圖15B中信號電晶體1613的第二端(例如源極)耦接至第二電源電壓(例如接地電壓Vss)。
[0088]電晶體1614的第二端(例如源極)耦接至該第一電源電壓。電晶體1614的控制端(例如柵極)作為輸出級電路1610的第三輸入端，以接收圖15A?圖15B中信號VQM1。電晶體1614的第一端(例如漏極)可以作為輸出級電路1610的第二輸出端。電晶體1615的第一端(例如漏極)耦接至電晶體1614的第一端。電晶體1615的控制端(例如柵極)接收該時脈信號CLK。電晶體1616的第一端(例如漏極)耦接至電晶體1615的第二端(例如源極)。電晶體1616的控制端(例如柵極)作為輸出級電路1610的第四輸入端，以接收圖15A?圖15B中信號VM2。電晶體1616的第二端(例如源極)耦接至該第二電源電壓。
[0089]綜上所述，本發明諸實施例所述鎖存器可以在低供給電壓下操作，且擁有高速、高放大增益、低偏差量、低功率消耗等特性。所述鎖存器可以適用在擁有鎖存功能需求之電路當中，例如:靜態隨機存取記憶體(SRAM)內部之感測放大器(Sense Amplifier)、比較器(comparator)、正反器(flip-flop) > …等。
[0090]雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬【技術領域】中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的權利要求保護範圍當視後附的申請專利範圍所界定者為準。
【權利要求】
1.一種鎖存器,其特徵在於,包括: 第一交叉耦合對電路，包含第一電流路徑與第二電流路徑，其中該第一電流路徑的控制端耦接至該第二電流路徑，而該第二電流路徑的控制端耦接至該第一電流路徑； 第一電晶體對電路，包含第一電晶體與第二電晶體，其中該第一電晶體的第一端耦接至該第一電流路徑的第一端，該第二電晶體的第一端耦接至該第二電流路徑的第一端；第二電晶體對電路，包含第三電晶體與第四電晶體，其中該第三電晶體的控制端耦接至該第一交叉耦合對電路的該第一電流路徑，而該第四電晶體的控制端耦接至該第一交叉耦合對電路的該第二電流路徑；以及 第二交叉耦合對電路，包含第三電流路徑與第四電流路徑，其中該第三電流路徑的控制端耦接至該第四電流路徑，該第四電流路徑的控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至該第三電晶體的第一端，該第四電流路徑的第一端耦接至該第四電晶體的第一端，該第一電晶體的控制端耦接至該第三電流路徑，而該第二電晶體的控制端耦接至該第四電流路徑。
2.如權利要求1所述的鎖存器，其特徵在於，該第一交叉耦合對電路與該第二電晶體對電路為第一導電型，而該第一電晶體對電路與該第二交叉耦合對電路為第二導電型。
3.如權利要求1所述的鎖存器，其特徵在於，該第一交叉耦合對電路包括: 第五電晶體，配置於該第一電流路徑中，其中該第五電晶體的第一端作為該第一電流路徑的第一端，而該第五電晶體的控制端作為該第一電流路徑的該控制端；以及 第六電晶體，配置於該第二電流路徑中，其中該第六電晶體的第一端作為該第二電流路徑的第一端而耦接至該第五電晶體的該控制端，而該第六電晶體的控制端作為該第二電流路徑的該控制端而耦接至該第五電晶體的該第一端。
4.如權利要求3所述的鎖存器，其特徵在於，該第一交叉耦合對電路更包括: 第一阻抗，其第一端耦接至該第五電晶體的第二端；以及 第二阻抗，其第一端耦接至該第六電晶體的第二端。
5.如權利要求1所述的鎖存器，其特徵在於，該第二交叉耦合對電路包括: 第五電晶體，配置於該第三電流路徑中，其中該第五電晶體的第一端作為該第三電流路徑的第一端，而該第五電晶體的控制端作為該第三電流路徑的該控制端；以及 第六電晶體，配置於該第四電流路徑中，其中該第六電晶體的第一端作為該第四電流路徑的第一端而耦接至該第五電晶體的控制端，而該第六電晶體的控制端作為該第四電流路徑的該控制端而耦接至該第五電晶體的第一端。
6.如權利要求5所述的鎖存器，其特徵在於，該第二交叉耦合對電路更包括: 第一阻抗，其第一端耦接至該第五電晶體的第二端；以及 第二阻抗，其第一端耦接至該第六電晶體的第二端。
7.如權利要求1所述的鎖存器，其特徵在於，該第三電晶體的第二端與該第四電晶體的第二端耦接至第一電源電壓，而該第一電晶體的第二端與該第二電晶體的第二端耦接至第二電源電壓。
8.如權利要求1所述的鎖存器，其特徵在於，該第一電晶體對電路更包括: 第五電晶體，其第一端耦接至該第一電晶體的第二端，該第五電晶體的控制端耦接至該第一電晶體的控制端；以及 第六電晶體，其第一端耦接至該第二電晶體的第二端，該第六電晶體的控制端耦接至該第二電晶體的控制端。
9.如權利要求8所述的鎖存器，其特徵在於，該第一電晶體對電路更包括: 第一開關，其第一端耦接至該第一電晶體的第二端，該第一開關的控制端耦接至時脈信號，以及該第一開關的第二端耦接至參考電壓；以及 第二開關，其第一端耦接至該第二電晶體的第二端，該第二開關的控制端耦接至該時脈信號，以及該第二開關的第二端耦接至該參考電壓。
10.如權利要求8所述的鎖存器，其特徵在於，該第一電晶體對電路更包括: 開關，其第一端耦接至該第一電晶體的第二端，該開關的第二端耦接至該第二電晶體的第二端，以及該開關的控制端耦接至時脈信號。
11.如權利要求1所述的鎖存器，其特徵在於，該第二電晶體對電路更包括: 第五電晶體，其第一端耦接至該第三電晶體的第二端，該第五電晶體的控制端耦接至該第三電晶體的控制端；以及 第六電晶體，其第一端耦接至該第四電晶體的第二端，該第六電晶體的控制端耦接至該第四電晶體的控制端。
12.如權利要求11所述的鎖存器，其特徵在於，該第二電晶體對電路更包括: 第一開關，其第一端耦接至該第三電晶體的第二端，該第一開關的控制端耦接至時脈信號，以及該第一開關的第二端耦接至參考電壓；以及 第二開關，其第一端耦接至該第四電晶體的第二端，該第二開關的控制端耦接至該時脈信號，以及該第二開關的第二端耦接至該參考電壓。
13.如權利要求11所述的鎖存器，其特徵在於，該第二電晶體對電路更包括: 開關，其第一端耦接至該第三電晶體的第二端，該開關的第二端耦接至該第四電晶體的第二端，以及該開關的控制端耦接至時脈信號。
14.如權利要求1所述的鎖存器，其特徵在於，該第一電流路徑的第二端與該第二電流路徑的第二端耦接至第一電源電壓，以及該第三電流路徑的第二端與該第四電流路徑的第二端耦接至第二電源電壓。
15.如權利要求1所述的鎖存器，其特徵在於，更包括: 第一開關，其第一端耦接至該第一電流路徑的第二端與該第二電流路徑的第二端，該第一開關的第二端耦接至第一電源電壓；以及 第二開關，其第一端耦接至該第三電流路徑的第二端與該第四電流路徑的第二端，該第二開關的第二端耦接至第二電源電壓。
16.如權利要求1所述的鎖存器，其特徵在於，更包括: 第一開關，其第一端耦接至該第三電晶體的控制端，該第一開關的第二端耦接至參考電壓；以及 第二開關，其第一端耦接至該第四電晶體的控制端，該第二開關的第二端耦接至該參考電壓。
17.如權利要求16所述的鎖存器，其特徵在於，更包括: 第三開關，其第一端耦接至該第一電晶體的控制端； 第四開關，其第一端耦接至該第二電晶體的控制端；以及 第五開關，其第一端耦接至該第三開關的第二端與該第四開關的第二端，該第五開關的第二端耦接至該參考電壓。
18.如權利要求17所述的鎖存器，其特徵在於，更包括: 第六開關，其第一端耦接至該第一電流路徑的第二端與該第二電流路徑的第二端，該第六開關的第二端耦接至第一電源電壓；以及 第七開關，其第一端耦接至該第三電流路徑的第二端與該第四電流路徑的第二端，該第七開關的第二端耦接至第二電源電壓。
19.如權利要求16所述的鎖存器，其特徵在於，更包括: 動態前置放大器電路，其依照第一輸入信號與第二輸入信號進行前置放大器操作，以對應輸出第一內部信號至該第二開關的控制端與該第三開關的控制端，以及對應輸出第二內部信號至該第一開關的控制端與該第四開關的控制端。
20.如權利要求19所述的鎖存器，其特徵在於，該動態前置放大器電路包括: 第五電晶體，其控制端接收時脈信號； 第六電晶體，其第一端耦接至該第五電晶體的第一端，該第五電晶體的第二端耦接至第一電源電壓，該第六電晶體的控制端接收該第一輸入信號； 第七電晶體，其控制端接收該時脈信號； 第八電晶體，其第一端耦接至該第七電晶體的第一端，該第七電晶體的第二端耦接至該第一電源電壓，該第八電晶體的控制端接收該第二輸入信號；以及 第九電晶體，其第一端耦接至該第六電晶體的第二端與該第八電晶體的第二端，該第九電晶體的控制端接收該時脈信號，該第九電晶體的第二端耦接至第二電源電壓。
21.如權利要求1所述的鎖存器，其特徵在於，該第一電流路徑、該第二電流路徑、該第三電流路徑與該第四電流路徑中至少一者的電壓作為該鎖存器的一比較結果。
22.如權利要求1所述的鎖存器，其特徵在於，更包括: 輸出級電路，其第一輸入端、第二輸入端、第三輸入端與第四輸入端分別耦接至該第一電流路徑、該第四電流路徑、該第二電流路徑與該第三電流路徑，其中該輸出級電路依據該第一輸入端、該第二輸入端、該第三輸入端與該第四輸入端而對應輸出該鎖存器的比較結果O
23.如權利要求22所述的鎖存器，其特徵在於，該輸出級電路包括: 第五電晶體，其控制端耦接至該輸出級電路的該第一輸入端； 第六電晶體，其第一端耦接至該第五電晶體的第一端，該第五電晶體的第二端耦接至該第一電源電壓，該第六電晶體的控制端接收時脈信號； 第七電晶體，其第一端耦接至該第六電晶體的第二端，該第七電晶體的控制端耦接至該輸出級電路的該第二輸入端，而該第七電晶體的第二端耦接至該第二電源電壓； 第八電晶體，其控制端耦接至該輸出級電路的該第三輸入端； 第九電晶體，其第一端耦接至該第八電晶體的第一端，該第八電晶體的第二端耦接至該第一電源電壓，該第九電晶體的控制端接收該時脈信號；以及 第十電晶體，其第一端耦接至該第九電晶體的第二端，該第十電晶體的控制端耦接至該輸出級電路的該第四輸入端，而該第十電晶體的第二端耦接至該第二電源電壓。
24.一種鎖存器的操作方法，其特徵在於，包括: 配置第一交叉耦合對電路，其中該第一交叉耦合對電路包含第一電流路徑與第二電流路徑，該第一電流路徑的控制端耦接至該第二電流路徑，而該第二電流路徑的控制端耦接至該第一電流路徑； 配置第一電晶體對電路，其中該第一電晶體對電路包含第一電晶體與第二電晶體，該第一電晶體的第一端耦接至該第一電流路徑的第一端，該第二電晶體的第一端耦接至該第二電流路徑的第一端； 配置第二電晶體對電路，其中該第二電晶體對電路包含第三電晶體與第四電晶體，該第三電晶體的控制端耦接至該第一交叉耦合對電路的該第一電流路徑，而該第四電晶體的控制端耦接至該第一交叉耦合對電路的該第二電流路徑； 配置第二交叉耦合對電路，其中該第二交叉耦合對電路包含第三電流路徑與第四電流路徑，該第三電流路徑的控制端耦接至該第四電流路徑，該第四電流路徑的控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至該第三電晶體的第一端，該第四電流路徑的第一端耦接至該第四電晶體的第一端，該第一電晶體的控制端耦接至該第三電流路徑，而該第二電晶體的控制端耦接至該第四電流路徑； 在將輸入信號注入所述第一電流路徑、所述第二電流路徑、所述第三電流路徑或所述第四電流路徑後的信號轉態期間，由該第一交叉耦合對電路以及該第二交叉耦合對電路將注入的該輸入信號放大；以及 在穩態期間，由所述第一電晶體對電路截止所述第一電流路徑或所述第二電流路徑的靜態電流，以及由所述第二電晶體對電路截止所述第三電流路徑或所述第四電流路徑的靜態電流。
25.—種比較器,其特徵在於,包括: 第一交叉耦合對電路，包含第一電流路徑與第二電流路徑，其中該第一電流路徑的控制端耦接至該第二電流路徑，而該第二電流路徑的控制端耦接至該第一電流路徑； 第一電晶體對電路，包含第一電晶體與第二電晶體，其中該第一電晶體的第一端耦接至該第一電流路徑的第一端，該第二電晶體的第一端耦接至該第二電流路徑的第一端；第二電晶體對電路，包含第三電晶體與第四電晶體，其中該第三電晶體的控制端耦接至該第一交叉耦合對電路的該第一電流路徑，而該第四電晶體的控制端耦接至該第一交叉耦合對電路的該第二電流路徑； 第二交叉耦合對電路，包含第三電流路徑與第四電流路徑，其中該第三電流路徑的控制端耦接至該第四電流路徑，該第四電流路徑的控制端耦接至該第三電流路徑，該第三電流路徑的第一端耦接至該第三電晶體的第一端，該第四電流路徑的第一端耦接至該第四電晶體的第一端，該第一電晶體的控制端耦接至該第三電流路徑，而該第二電晶體的控制端耦接至該第四電流路徑； 第一開關，其第一端耦接至該第一電流路徑的第二端與該第二電流路徑的第二端，該第一開關的第二端耦接至第一電源電壓； 第二開關，其第一端耦接至該第三電流路徑的第二端與該第四電流路徑的第二端，該第二開關的第二端耦接至第二電源電壓； 控制電路，其包括第一控制電路、第二控制電路或第三控制電路；以及 動態前置放大器電路，其依照第一輸入信號與第二輸入信號進行前置放大器操作，以對應輸出第一內部信號與第二內部信號至所述控制電路； 其中所述第一控制電路包括第三開關、第四開關、第五開關、第六開關與第七開關，該第三開關的第一端耦接至該第三電晶體的控制端，該第三開關的第二端耦接至參考電壓，該第四開關的第一端耦接至該第四電晶體的控制端，該第四開關的第二端耦接至該參考電壓，該第五開關的第一端耦接至該第一電晶體的控制端，該第六開關的第一端耦接至該第二電晶體的控制端，該第七開關的第一端耦接至該第五開關的第二端與該第六開關的第二端，該第七開關的第二端耦接至該參考電壓，該動態前置放大器電路輸出該第一內部信號至該第四開關的控制端與該第五開關的控制端，以及該動態前置放大器電路輸出該第二內部信號至該第三開關的控制端與該第六開關的控制端； 其中所述第二控制電路包括第三開關與第四開關，該第三開關的第一端耦接至該第三電晶體的控制端，該第三開關的第二端耦接至參考電壓，該第四開關的第一端耦接至該第四電晶體的控制端，該第四開關的第二端耦接至該參考電壓，該動態前置放大器電路輸出該第一內部信號至該第四開關的控制端，以及該動態前置放大器電路輸出該第二內部信號至該第三開關的控制端；以及 其中所述第三控制電路包括第五開關、第六開關與第七開關，該第五開關的第一端耦接至該第一電晶體的控制端，該第六開關的第一端耦接至該第二電晶體的控制端，該第七開關的第一端耦接至該第五開關的第二端與該第六開關的第二端，該第七開關的第二端耦接至該參考電壓，該動態前置放大器電路輸出該第一內部信號至該第五開關的控制端，以及該動態前置放大器電路輸出該第二內部信號至該第六開關的控制端。
【文檔編號】H03K19/094GK104426530SQ201410014097
【公開日】2015年3月18日 申請日期:2014年1月13日 優先權日:2013年9月4日
【發明者】蔡嘉明, 郭柏均, 陳博瑋 申請人:財團法人工業技術研究院