用於氧化物半導體薄膜電晶體的行驅動電路的製作方法
2023-04-29 21:03:36
用於氧化物半導體薄膜電晶體的行驅動電路的製作方法
【專利摘要】本發明的用於氧化物半導體薄膜電晶體的行驅動電路通過設置兩個依次遞減的恆壓負電位源(VSS1、VSS2)和高頻時鐘訊號(CK(n))、低頻時鐘訊號(LC1、LC2)的低電位來確保在非作用期間上拉電路部分(200)能夠處於很好的關閉狀態，不受到高頻時鐘訊號(CK(n))的影響，從而確保電路正常工作；進一步的，通過重新設計第一下拉電路部分(400)來避免在工作期間其對第一節點(Q(N))和輸出端(G(N))輸出的影響，確保第一節點(Q(N))和輸出端(G(N))能夠正常輸出而不產生訊號失真。
【專利說明】用於氧化物半導體薄膜電晶體的行驅動電路
【技術領域】
[0001]本發明涉及液晶顯示領域，尤其涉及一種用於氧化物半導體薄膜電晶體的行驅動電路。
【背景技術】
[0002]GOA (Gate Drive On Array),是利用薄膜電晶體液晶顯示器Array製程將Gate行掃描驅動訊號電路製作在薄膜電晶體陣列基板上，以實現Gate逐行掃描的驅動方式。
[0003]對於傳統的非晶矽半導體器件，由於非晶矽薄膜電晶體的電學特性中閾值電壓Vth 一般大於0V，而且亞閾值區域的電壓相對於電流的擺幅較大，這樣在電路設計中即使某些電晶體在操作時電晶體柵極與源極之間的電壓VgS在等於OV附近產生的漏電流也較小。但是，對於目前正常發展的氧化物半導體薄膜電晶體，由於半導體材料本身的特性與非晶矽有所差異，其薄膜電晶體的閾值電壓Vth有時候會小於0V，而且亞閾值區域的電壓相對於電流的擺幅很小，這樣如果電路中某些重要的電晶體操作在VgS等於OV附近時就會產生較大的漏電流。因此，針對氧化物半導體薄膜電晶體的行驅動電路需要採用一些特殊的設計方案來避免某些重要的薄膜電晶體操作在VgS等於OV附近。
[0004]如圖1所示，是現有的一種應用於非晶矽薄膜電晶體的行驅動電路，其中電路主要架構包括:上拉控制部分100，上拉部分200，下傳部分300，第一下拉部分400，自舉電容500和下拉維持部分600。
[0005]該應用於非晶矽薄膜電晶體的行驅動電路的控制訊號源主要有高頻時鐘訊號CK (η)，恆壓低電位源VSS，低頻時鐘訊號LCl和LC2，其中LCl和LC2是兩個相位完全相反的低頻訊號源。在設定上一般CK (n)、LCl、LC2的低電位會小於VSS，但是電路中的關鍵節點Q (N)和G (N)在非作用期間均會被拉低到VSS。這樣，對於上拉部分200的第二i^一電晶體T21和下傳部分300的第二十二電晶體T22，其關態的操作電壓Vgs?0V，而且Q(N)還會存在高低的波動，也就是說存在Vgs>0V的情況，那麼如果將該電路直接應用到氧化物半導體薄膜電晶體的驅動電路設計中時則存在著較大的漏電流，無法確保在非作用期間輸出端G(N)維持在低電位，這樣會導致輸出端G(N)的輸出不良和GOA電路功能性不良。
[0006]同樣，對於第一下拉部分400的第三十一電晶體T31和第四i^一電晶體T41也存在著這樣的問題，在Q(N)和G(N)處於高電位的作用期間，T31和T41的漏電會導致Q(N)和G(N)的輸出波形失真，從而導致在嚴苛條件下(例如高溫操作)GOA電路的功能性不良。
[0007]對於下拉維持電路部分600，由於該電路設計採用的是LCl或LC2的低電位來控制P(N)或K(N)在作用期間的下拉，這樣可以確保在作用期間P(N)和K(N)的低電位小於VSS,確保第三十二、三十三、四十二、四十三電晶體T32、T33、T42、T43的Vgs〈0V，處於良好的關閉狀態，從而降低下拉維持電路部分600對Q(N)和G(N)的輸出波形的影響。但是目前採用的設計方案中下拉維持電路部分的橋式TFT T55在非作用期間Vgs>0V，這樣會導致非作用期間的P (N)或K (N)的高電位無法抬升得很高，從而會影響T32、T33、T42、T43對Q (N)和G(N)的下拉維持作用。雖然這一點在設計中可以通過調整元件的尺寸來改善，但是也存在因為尺寸增加而帶來的漏電流增加的問題。
【發明內容】
[0008]本發明的目的在於提供一種用於氧化物半導體薄膜電晶體的行驅動電路，對現有的非晶矽GOA電路設計進行改進，使其可以應用到氧化物半導體GOA電路中，解決由於氧化物半導體與非晶矽本身的特性差異所引起的電路功能性不良問題。
[0009]針對上述目的，本發明提供一種用於氧化物半導體薄膜電晶體的行驅動電路，包括級聯的多個GOA單元，設N為正整數，第N級GOA單元包括:一上拉控制部分、一上拉部分、一下傳部分、一第一下拉部分、一自舉電容部分和下拉維持電路部分；
[0010]所述上拉控制部分包括第十一電晶體，該第十一電晶體的柵極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的驅動訊號端，源極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的輸出端，漏極電性連接於第一節點。
[0011]所述上拉部分包括第二十一電晶體，該第二十一電晶體的柵極電性連接於第一節點，源極電性連接於高頻時鐘訊號，漏極電性連接於輸出端；
[0012]所述下傳部分包括第二十二電晶體，該第二十二電晶體的柵極電性連接於第一節點，源極電性連接於高頻時鐘訊號，漏極電性連接於驅動輸出端；
[0013]所述第一下拉部分包括第四十一電晶體，該第四十一電晶體的柵極電性連接於該第N級GOA單元的下三級GOA單元第N+3級GOA單元的輸出端，漏極電性連接於第一節點，源極電性連接於輸出端。
[0014]所述自舉電容部分包括一電容，該電容的一端電性連接於第一節點，另一端電性連接於輸出端。
[0015]所述下拉維持部分包括:第四十二電晶體，該第四十二電晶體的柵極電性連接於第二節點，源極電性連接於第一節點，漏極電性連接於第二恆壓負電位源；
[0016]第三十二電晶體，該第三十二電晶體的柵極電性連接於第二節點，源極電性連接於輸出端，漏極電性連接於第一;〖亙壓負電位源；
[0017]第五十一電晶體，該第五十一電晶體的柵極與源極均電性連接於第一低頻訊號源，漏極電性連接於第四節點；
[0018]第五十二電晶體，該第五十二電晶體的柵極電性連接於第一節點，源極電性連接於第四節點，漏極電性連接於第一恆壓負電位源；
[0019]第五十三電晶體，該第五十三電晶體的柵極電性連接於第四節點，源極電性連接於第一低頻訊號源，漏極電性連接於第二節點；
[0020]第五十四電晶體，該第五十四電晶體的柵極電性連接於第二低頻訊號源，源極電性連接於第一低頻訊號源，漏極電性連接於第二節點；
[0021]第五十五電晶體，該第五十五電晶體的柵極電性連接於第一節點，源極電性連接於第二節點，漏極電性連接於第三節點；
[0022]第六十四電晶體，該第六十四電晶體的柵極電性連接於第一低頻訊號源，源極電性連接於第二低頻訊號源，漏極電性連接於第三節點；
[0023]第六十三電晶體，該第六十三電晶體的柵極電性連接於第五節點，源極電性連接於第二低頻訊號源，漏極電性連接於第三節點；
[0024]第六十二電晶體，該第六十二電晶體的柵極電性連接於第一節點，源極電性連接於第五節點，漏極電性連接於第一恆壓負電位源；
[0025]第六十一電晶體，該第六十一電晶體的柵極與源極均電性連接於第二低頻訊號源，漏極電性連接於第五節點；
[0026]第三十三電晶體，該第三十三電晶體的柵極電性連接於第三節點，源極電性連接於輸出端，漏極電性連接於第一;〖亙壓負電位源；
[0027]第四十三電晶體，該第四十三電晶體的柵極電性連接於第三節點，源極電性連接於第一節點，漏極電性連接於第二恆壓負電位源；
[0028]所述第一恆壓負電位源高於第二恆壓負電位源。
[0029]所述行驅動電路的第一級GOA單元中，第十一電晶體的柵極電性連接於啟動訊號端，源極電性連接於啟動訊號端。
[0030]所述行驅動電路的第二級GOA單元中，第十一電晶體的柵極與源極均電性連接於電路的啟動訊號端。
[0031]所述行驅動電路的倒數第三級、倒數第二級以及最後一級GOA單元中，第四i^一電晶體的柵極電性均電性連接於啟動訊號端。
[0032]所述第一下拉部分中第四十一電晶體的源極還可以電性連接於第二恆壓負電位源。
[0033]所述下拉維持部分中的第五十五電晶體的柵極電性連接於驅動輸出端，該下拉維持部分還包括第五十七電晶體，該第五十七電晶體的柵極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的驅動輸出端，源極電性連接於第二節點，漏極電性連接於第三節點。
[0034]所述下拉維持部分還包括第七十二電晶體，該第七十二電晶體的柵極電性連接於第二節點，源極電性連接於驅動輸出端，漏極電性連接於第二恆壓負電位源；第七十三電晶體，該第七十三電晶體的柵極電性連接於第三節點，源極電性連接於驅動輸出端，漏極電性連接於第二恆壓負電位源。
[0035]所述第一低頻訊號源與第二低頻訊號源是兩個相位完全相反的低頻時鐘訊號源。
[0036]所述高頻時鐘訊號、第一低頻訊號源與第二低頻訊號源的低電位均低於第二恆壓負電位源。
[0037]所述用於氧化物半導體薄膜電晶體的行驅動電路為IGZO薄膜電晶體的行驅動電路。
[0038]本發明的有益效果:本發明的用於氧化物半導體薄膜電晶體的行驅動電路通過設置兩個依次遞減的恆壓負電位源和高頻時鐘訊號、低頻時鐘訊號的低電位來確保在非作用期間上拉電路部分能夠處於很好的關閉狀態，不受到高頻時鐘訊號的影響，從而確保電路正常工作；進一步的，通過重新設計第一下拉電路部分來避免在工作期間其對第一節點和輸出端輸出的影響，確保第一節點和輸出端能夠正常輸出而不產生訊號失真。
【專利附圖】
【附圖說明】
[0039]為了能更進一步了解本發明的特徵以及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而附圖僅提供參考與說明用，並非用來對本發明加以限制。
[0040]附圖中，
[0041]圖1為現有的一種應用於非晶矽薄膜電晶體的行驅動電路；
[0042]圖2為本發明用於氧化物半導體薄膜電晶體的行驅動電路的第一實施例的電路圖；
[0043]圖3為本發明的第一實施例的第一級GOA單元的電路圖；
[0044]圖4為本發明的第一實施例的第二級GOA單元的電路圖；
[0045]圖5為本發明的第一實施例的倒數第三級GOA單元的電路圖；
[0046]圖6為本發明的第一實施例的倒數第二級GOA單元的電路圖；
[0047]圖7為本發明的第一實施例的最後一級GOA單元的電路圖；
[0048]圖8為本發明用於氧化物半導體薄膜電晶體的行驅動電路的第二實施例的電路圖；
[0049]圖9為本發明用於氧化物半導體薄膜電晶體的行驅動電路的第三實施例的電路圖；
[0050]圖10為本發明用於氧化物半導體薄膜電晶體的行驅動電路的第四實施例的電路圖；
[0051]圖11為圖2或圖8所示電路的各節點的輸入和輸出波形示意圖。
【具體實施方式】
[0052]為更進一步闡述本發明所採取的技術手段及其效果，以下結合本發明的優選實施例及其附圖進行詳細描述。
[0053]請同時參閱圖2-7，為本發明用於氧化物半導體薄膜電晶體的行驅動電路的第一實施例的電路圖。該用於氧化物半導體薄膜電晶體的行驅動電路為銦鎵鋅氧化物(IndiumGallium Zinc Oxide, IGZ0)薄膜電晶體的行驅動電路，其包括級聯的多個GOA單元，設N為正整數，第N級GOA單元包括一上拉控制部分100、一上拉部分200、一下傳部分300、一第一下拉部分400、一自舉電容部分500和下拉維持電路部分600。
[0054]上述各部分的組成以及具體的連接方式如下:
[0055]所述上拉控制部分100包括第i^一電晶體T11，該第i^一電晶體Tll的柵極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的驅動訊號端ST (N-2)，源極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的輸出端G(N-2)，漏極電性連接於第一節點Q(N)。
[0056]所述上拉部分200包括第二 i^一電晶體T21，該第二 i^一電晶體T21的柵極電性連接於第一節點Q(N)，源極電性連接於高頻時鐘訊號CK(η)，漏極電性連接於輸出端G(N)。
[0057]所述下傳部分300包括第二十二電晶體Τ22，該第二十二電晶體Τ22的柵極電性連接於第一節點Q(N)，源極電性連接於高頻時鐘訊號CK(η)，漏極電性連接於驅動輸出端ST(N)。
[0058]所述第一下拉部分400包括第四十一電晶體Τ41，該第四十一電晶體Τ41的柵極電性連接於該第N級GOA單元的下三級GOA單元第Ν+3級GOA單元的輸出端G(Ν+3)，漏極電性連接於第一節點Q(N)，源極電性連接於輸出端G(N)。
[0059]所述自舉電容部分500包括一電容Cb,該電容Cb的一端電性連接於第一節點Q (N)，另一端電性連接於輸出端G (N)。
[0060]所述下拉維持部分600包括第四十二電晶體T42，該第四十二電晶體T42的柵極電性連接於第二節點P(N)，源極電性連接於第一節點Q(N)，漏極電性連接於第二恆壓負電位源VSS2 ;第三十二電晶體T32，該第三十二電晶體T32的柵極電性連接於第二節點P (N)，源極電性連接於輸出端G(N),漏極電性連接於第一;〖亙壓負電位源VSSl ;第五^ 電晶體T51,該第五十一電晶體T51的柵極與源極均電性連接於第一低頻訊號源LC1，漏極電性連接於第四節點S(N);第五十二電晶體T52，該第五十二電晶體T52的柵極電性連接於第一節點Q(N)，源極電性連接於第四節S(N)，漏極電性連接於第一恆壓負電位源VSSl ;第五十三電晶體T53，該第五十三電晶體T53的柵極電性連接於第四節點S(N)，源極電性連接於第一低頻訊號源LC1，漏極電性連接於第二節點P(N);第五十四電晶體T54，該第五十四電晶體T54的柵極電性連接於第二低頻訊號源LC2，源極電性連接於第一低頻訊號源LC1，漏極電性連接於第二節點P(N);第五十五電晶體T55，該第五十五電晶體T55的柵極電性連接於第一節點Q(N)，源極電性連接於第二節點P(N)，漏極電性連接於第三節點K(N);第六十四電晶體T64，該第六十四電晶體T64的柵極電性連接於第一低頻訊號源LC1，源極電性連接於第二低頻訊號源LC2，漏極電性連接於第三節點K(N);第六十三電晶體T63，該第六十三電晶體T63的柵極電性連接於第五節點T(N)，源極電性連接於第二低頻訊號源LC2，漏極電性連接於第三節點K(N);第六十二電晶體T62，該第六十二電晶體T62的柵極電性連接於第一節點Q(N)，源極電性連接於第五節點T(N)，漏極電性連接於第一恆壓負電位源VSSl ;第六十一電晶體T61，該第六十一電晶體T61的柵極與源極均電性連接於第二低頻訊號源LC2，漏極電性連接於第五節點T (N);第三十三電晶體T33，該第三十三電晶體T33的柵極電性連接於第三節點K(N)，源極電性連接於輸出端G(N)，漏極電性連接於第一恆壓負電位源VSSl ;第四十三電晶體T43，該第四十三電晶體T43的柵極電性連接於第三節點K(N)，源極電性連接於第一節點Q(N)，漏極電性連接於第二恆壓負電位源VSS2。
[0061]所述第一恆壓負電位源VSSl高於第二恆壓負電位源VSS2，所述第一低頻訊號源LCl與第二低頻訊號源LC2是兩個相位完全相反的低頻時鐘訊號源。所述高頻時鐘訊號CK(η)、第一低頻訊號源LCl與第二低頻訊號源LC2的低電位均低於第二恆壓負電位源VSS2。
[0062]需要特別說明的是，為了降低第二十一電晶體Τ21在非作用期間的漏電，該實施例在現有技術的基礎上引入了第二恆壓負電位源VSS2，通過第四十二電晶體Τ42、第四十三電晶體Τ43將第一節點Q (N)的電位拉低到第二恆壓負電位源VSS2，通過第三十二電晶體Τ32和第三十三電晶體Τ33將輸出端G(N)的電位拉低到第一恆壓負電位源VSS1，而VSSl > VSS2，因此可以確保第二十一電晶體Τ21的柵源極之間的電壓Vgs〈0V，從而能夠降低第二十一電晶體T21在非作用期間的漏電流。
[0063]此外，第四十一電晶體T41的源極接輸出端G (N)，這樣在輸出端G(N)輸出的作用期間，由於第四十一電晶體T41的源極端是一個高電位，那麼第四十一電晶體T41的整體漏電流會明顯降低，而且還能起到增強第一節點Q(N)電位的作用。
[0064]進一步的，為了降低第一下拉部分400對輸出端G(N)的影響，僅設置一顆第四十一電晶體T41，並且將第四十一電晶體T41的柵極接到該第N級GOA單元的下三級GOA單元第N+3級GOA單元的輸出端G(N+3)，確保第一節點Q(N)形成「凸」字形的電位，利用該第二i 電晶體T21來第一時間拉低輸出端G(N)。
[0065]如圖3所示，所述行驅動電路的第一級GOA單元中，第十一電晶體Tll的柵極電性連接於啟動訊號端STV，源極電性連接於啟動訊號端STV。
[0066]如圖4所示，所述行驅動電路的第二級GOA單元中，第十一電晶體Tll的柵極與源極均電性連接於電路的啟動訊號端STV。
[0067]如圖5、6、7所示，所述行驅動電路的倒數第三級、倒數第二級以及最後一級GOA單元中，第四十一電晶體T41的柵極電性均電性連接於啟動訊號端STV。
[0068]請參閱圖8，為本發明用於氧化物半導體薄膜電晶體的行驅動電路的第二實施例的電路圖。該第二實施例與第一實施例的區別在於，所述下拉部分400中第四十一電晶體T41的源極端直接連接第二恆壓負電位源VSS2，用於在非作用期間下拉第一節點Q(N)的電位到第二恆壓負電位源VSS2，以確保第二i^一電晶體T21的Vgs < 0V。除此之外，圖8與圖2中具有相同標號部分的組成、連接關係、功用與操作原理相同，在此不再贅述。
[0069]請參閱圖9，為本發明用於氧化物半導體薄膜電晶體的行驅動電路的第三實施例的電路圖。該第三實施例與第一實施例的區別在於，所述下拉維持部分600中的第五十五電晶體的柵極電性連接於驅動輸出端ST(N)，同時該下拉維持部分600還包括第五十七電晶體T57，該第五十七電晶體T57的柵極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的驅動輸出端ST (N-2)，源極電性連接於第二節點P (N)，漏極電性連接於第三節點K(N)。除此之外，圖9與圖2中具有相同標號部分的組成、連接關係、功用與操作原理相同，在此不再贅述。
[0070]該第三實施例是在圖2所示的第一實施例的電路基礎上針對下拉維持電路部分600進行的改進，由於第一節點Q(N)在非作用期間的電位受到第二十一電晶體T21和第二十二電晶體T22寄生電容的影響波動較大，這樣會導致第二節點P(N)和第三節點K(N)的電位也會隨之波動。該第三實施例將第一實施例中由第一節點Q(N)控制的橋式電晶體第五十五晶體T55改成兩顆分別由該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的驅動輸出端ST(N-2)和驅動輸出端ST(N)來控制的橋式電晶體第五十七電晶體T57和第五十五電晶體T55，這樣可以有效避免第一節點Q(N)對第二節點P(N)和第三節點K(N)電位的影響。
[0071]請參閱圖10，為本發明的第四實施例的電路圖。圖10與圖9中具有相同標號部分的組成、連接關係、功用與操作原理相同，在此不再贅述。該第四實施例與第三實施例的區別在於，所述下拉維持部分600還包括第七十三電晶體T73，該第七十三電晶體T73的柵極電性連接於第三節點K(N)，源極電性連接於驅動輸出端ST(N)，漏極電性連接於第二恆壓負電位源VSS2 ;還包括第七十二電晶體T72，該第七十二電晶體的柵極電性連接於第二節點P(N)，源極電性連接於驅動輸出端ST(N)，漏極電性連接於第二恆壓負電位源VSS2。
[0072]該第四實施例是在上述第三實施例上所做的改進。該第四實施例在第三實施例的基礎上加入了一第七十三電晶體T73、一第七十二電晶體T72。通過所述第七十三電晶體丁73和第七十二電晶體了72對驅動輸出端51'(的的電位進行處理，這樣可以確保ST (N)在非作用期間能夠處於一個比較穩定的低電位，降低P(N)和K(N)的波動。
[0073]請參閱圖11，為本發明的第一實施例或第二實施例的各節點的輸入和輸出波形示意圖。其中，STV訊號是GOA電路的啟動訊號；CKl-4是驅動GOA電路的高頻時鐘訊號；LC1和LC2兩個相位完全相反的低頻時鐘訊號源；VSS1和VSS2是兩組電位依次遞減的恆壓負電位源。由圖11可知，在非作用期間，上拉電路部分200處於很好的關閉狀態，且第一節點Q(N)和輸出端G(N)正常輸出而不產生訊號失真。
[0074]綜上所述，本發明的用於氧化物半導體薄膜電晶體的行驅動電路通過設置兩個依次遞減的恆壓負電位源和高頻時鐘訊號、低頻時鐘訊號的低電位來確保在非作用期間上拉電路部分能夠處於很好的關閉狀態，不受到高頻時鐘訊號的影響，從而確保電路正常工作；進一步的，通過重新設計第一下拉電路部分來避免在工作期間其對第一節點和輸出端輸出的影響，確保第一節點和輸出端能夠正常輸出而不產生訊號失真。
[0075]雖然本發明已以較佳實施例揭露如上，但該較佳實施例並非用以限制本發明，該領域的普通技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與潤飾，因此本發明的保護範圍以權利要求界定的範圍為準。
【權利要求】
1.一種用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，包括級聯的多個GOA單元，設N為正整數，第N級GOA單元包括:一上拉控制部分(100)、一上拉部分(200)、一下傳部分(300)、一第一下拉部分(400)、一自舉電容部分(500)和一下拉維持電路部分(600)； 所述上拉控制部分(100)包括第十一電晶體(T11)，該第十一電晶體(T11)的柵極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的驅動訊號端(ST (N-2))，源極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的輸出端(G(N-2))，漏極電性連接於第一節點(Q(N))； 所述上拉部分(200)包括第二十一電晶體(T21)，該第二十一電晶體(T21)的柵極電性連接於第一節點(Q(N))，源極電性連接於高頻時鐘訊號(CK(η))，漏極電性連接於輸出端(G(N))； 所述下傳部分(300)包括第二十二電晶體(T22)，該第二十二電晶體(T22)的柵極電性連接於第一節點(Q(N))，源極電性連接於高頻時鐘訊號(CK(n))，漏極電性連接於驅動輸出端(ST(N))； 所述第一下拉部分(400)包括第四十一電晶體(T41)，該第四十一電晶體(T41)的柵極電性連接於該第N級GOA單元的下三級GOA單元第N+3級GOA單元的輸出端(G (N+3))，漏極電性連接於第一節點(Q(N))，源極電性連接於輸出端(G(N))； 所述自舉電容部分(500)包括一電容(Cb),該電容(Cb)的一端電性連接於第一節點(Q(N))，另一端電性連接於輸出端(G(N))； 所述下拉維持部分(600)包括:第四十二電晶體(T42)，該第四十二電晶體(T42)的柵極電性連接於第二節點(P(N))，源極電性連接於第一節點(Q(N))，漏極電性連接於第二恆壓負電位源(VSS2)； 第三十二電晶體(T32)，該第三十二電晶體(T32)的柵極電性連接於第二節點(P(N))，源極電性連接於輸出端(G(N))，漏極電性連接於第一恆壓負電位源(VSS1)； 第五十一電晶體(T51)，該第五十一電晶體(T51)的柵極與源極均電性連接於第一低頻訊號源(LC1)，漏極電性連接於第四節點(S(N))； 第五十二電晶體(T52)，該第五十二電晶體(T52)的柵極電性連接於第一節點(Q(N))，源極電性連接於第四節點(S(N))，漏極電性連接於第一恆壓負電位源(VSS1)； 第五十三電晶體(T53)，該第五十三電晶體(T53)的柵極電性連接於第四節點(S(N))，源極電性連接於第一低頻訊號源(LC1)，漏極電性連接於第二節點(P(N))； 第五十四電晶體(T54)，該第五十四電晶體(T54)的柵極電性連接於第二低頻訊號源(LC2)，源極電性連接於第一低頻訊號源(LC1)，漏極電性連接於第二節點(P(N))； 第五十五電晶體(T55),該第五十五電晶體(T55)的柵極電性連接於第一節點(Q(N)),源極電性連接於第二節點(P(N))，漏極電性連接於第三節點(K(N))； 第六十四電晶體(T64)，該第六十四電晶體(T64)的柵極電性連接於第一低頻訊號源(LC1)，源極電性連接於第二低頻訊號源(LC2)，漏極電性連接於第三節點(K(N))； 第六十三電晶體(T63)，該第六十三電晶體(T63)的柵極電性連接於第五節點(T(N))，源極電性連接於第二低頻訊號源(LC2)，漏極電性連接於第三節點(K(N))； 第六十二電晶體(T62)，該第六十二電晶體(T62)的柵極電性連接於第一節點(Q(N))，源極電性連接於第五節點(T(N))，漏極電性連接於第一恆壓負電位源(VSS1)； 第六十一電晶體(T61)，該第六十一電晶體(T61)的柵極與源極均電性連接於第二低頻訊號源(LC2)，漏極電性連接於第五節點(T(N))； 第三十三電晶體(T33)，該第三十三電晶體(T33)的柵極電性連接於第三節點(K(N))，源極電性連接於輸出端(G(N))，漏極電性連接於第一恆壓負電位源(VSS1)； 第四十三電晶體(T43)，該第四十三電晶體(T43)的柵極電性連接於第三節點(K(N))，源極電性連接於第一節點(Q(N))，漏極電性連接於第二恆壓負電位源(VSS2)； 所述第一恆壓負電位源(VSS1)高於第二恆壓負電位源(VSS2)。
2.如權利要求1所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述行驅動電路的第一級GOA單元中，第i^一電晶體(T11)的柵極電性連接於啟動訊號端(STV)，源極電性連接於啟動訊號端(STV)。
3.如權利要求1所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述行驅動電路的第二級GOA單元中，第^^一電晶體(T11)的柵極與源極均電性連接於電路的啟動訊號端(STV)。
4.如權利要求1所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述行驅動電路的倒數第三級、倒數第二級以及最後一級GOA單元中，第四十一電晶體(T41)的柵極均電性連接於啟動訊號端(STV)。
5.如權利要求1所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述第一下拉部分(400)中第四十一電晶體(T41)的源極電性連接於第二恆壓負電位源(VSS2)。
6.如權利要求1所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述下拉維持部分(600)中的第五十五電晶體(T55)的柵極電性連接於驅動輸出端(ST(N))；該下拉維持部分(600)還包括第五十七電晶體(T57)，該第五十七電晶體(T57)的柵極電性連接於該第N級GOA單元的前兩級GOA單元第N-2級GOA單元的驅動輸出端(ST (N-2))，源極電性連接於第二節點(P(N))，漏極電性連接於第三節點(K(N))。
7.如權利要求6所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述下拉維持部分(600)還包括第七十二電晶體(T72)，該第七十二電晶體(T72)的柵極電性連接於第二節點(P(N))，源極電性連接於驅動輸出端(ST(N))，漏極電性連接於第二恆壓負電位源(VSS2);第七十三電晶體(T73)，該第七十三電晶體(T73)的柵極電性連接於第三節點(K(N))，源極電性連接於驅動輸出端(ST(N))，漏極電性連接於第二恆壓負電位源(VSS2)。
8.如權利要求1所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述第一低頻訊號源(LC1)與第二低頻訊號源(LC2)是兩個相位完全相反的低頻時鐘訊號源。
9.如權利要求8所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述高頻時鐘訊號(CK(η))、第一低頻訊號源(LC1)與第二低頻訊號源(LC2)的低電位均低於第二恆壓負電位源(VSS2)。
10.如權利要求1所述的用於氧化物半導體薄膜電晶體的行驅動電路，其特徵在於，所述用於氧化物半導體薄膜電晶體的行驅動電路為IGZO薄膜電晶體的行驅動電路。
【文檔編號】G09G3/36GK104269152SQ201410568872
【公開日】2015年1月7日 申請日期:2014年10月22日 優先權日:2014年10月22日
【發明者】戴超 申請人:深圳市華星光電技術有限公司