存儲器編程用的行解碼器電路的製作方法

2023-04-26 12:07:11

專利名稱：存儲器編程用的行解碼器電路的製作方法
技術領域：
本發明涉及半導體存儲器，更具體地說涉及一種存儲器編程用的行解碼器電路。
背景技術：
在一般每一存儲單元的容量為一比特的存儲裝置中，該存儲單元可處於兩種信息存儲狀態之一，即一接通狀態或一斷開狀態。這一接通狀態或一斷開狀態的組合定為一比特的信息。在兩級的存儲器中，由於該存儲單元只有兩個不同的臨界電壓值，Vt，因此在讀取操作期間，只需檢測是否編址電晶體處於導通狀態。一般的做法是，使流過存儲電晶體的電流與流過參考電晶體的電流比較，兩者均加以預定的漏極對源極和柵極對源極偏壓，直接以通過電流方式檢測或者經電流對電壓轉換後，以電壓方式檢測。
在一個典型的快閃記憶體儲單元編程中，該單元的控制柵極被施加一高電壓(例如，大約3-12伏特)，其源極端接地，而漏極端連接到大約5伏特的電壓。這種編程操作可以在一陣列中實現，即選擇性地把脈衝施加於連接到控制柵極的字線路，再對連接到漏極的比特線路加偏壓。這在先有技術中通常稱之快閃記憶體單元編程的熱電子注入法。熱電子注入用於使電荷移入該浮動柵極，因此改變了該電晶體浮動柵極的臨界電壓。由於高壓施加於控制柵極，因此造成電子在通道流動，而浮動柵極上注入了一些熱電子並使浮動柵極的電壓變得更加負性。所以，電子注入趨向飽和，而電晶體浮動柵極的臨界電壓跟隨同樣趨向飽和。該電晶體存儲單元的存儲狀態可這樣讀取或檢測，即在電晶體存儲單元把工作電壓(例如，大約4-6伏特)施加在控制柵極上以及把大約0.5-1.0伏特電壓施加在漏極上，之後檢測源極和漏極之間的電流值。
多級存儲器的編程和檢測方案是較為複雜，通常需要2n-1參考電壓，其中n是存儲在一存儲單元的比特的數量。參照圖5，其所示為先有技術的一多級存儲器實例，其中每一存儲單元的容量為二比特；其所對應的為三參考電壓、四個存儲級別。由二進位11表示的第一存儲級別321為存儲單元沒有電荷的狀態。由二進位00表示的存儲級別324為存儲單元完全充足電的狀態。(本文及本文討論中所使用的術語「沒有電荷」及「完全充足電」為解釋用，不應視為限定。例如，狀態(11)可代表有少量的電荷，而狀態(00)可代表有比最大電荷少的電荷。)由二進位10表示的第一中間存儲級別322，其中存儲單元有小量的電荷；和由二進位01表示的第二中間存儲級別323，其中存儲單元有較在10狀態時多的電荷但不是完全地負載電荷，均處於沒有電荷狀態(11)121和完全充足電狀態(00)324之間。存儲單元的每個存儲狀態之間所顯示的臨界電壓(Vt)，表示存儲單元狀態之間轉換所需的臨界電壓。正如對具有四個存儲級別的一兩比特存儲單元討論的那樣，它具有三個參考電壓311，312，和313。例如，在臨界電壓為Vt＝2.5伏特，存儲狀態在參考存儲級別311，其中存儲單元將從狀態11過渡到狀態10。在臨界電壓為Vt＝3.5伏特，存儲狀態在參考存儲級別312，其中存儲單元將從狀態10過渡到狀態01。在臨界電壓為Vt＝4.5伏特，存儲狀態在參考存儲級別313，其中存儲單元將從狀態01過渡到狀態00。圖5所示的臨界電壓值僅供說明用，實際值Vt將取決於存儲單元的構造。
實現非易失性的多級存儲器中的一個主要困難在於能準確地對存儲單元進行編程，即為把獲得所要求的臨界電壓值所需的剛好數量的電荷施加到電晶體單元的浮動柵極上。先有技術中解決準確施加電荷問題的通常方法是採用一種逐個存儲單元編程和核實的方法。在所述的逐一編程和核實方法中，編程操作劃分成若干單獨的步驟，並在每一步驟之後檢測單元，以確定所要求的臨界電壓值是否達到，以便繼續進行編程，如果沒有達到的話。在編程期間，每一存儲單元是獨立地受控的，因此這種技術能對整個字節或甚至多字節同時進行編程。這一編程確保精確地達到所要求的Vt電壓值，而這由採用有限編程步驟中固有的量化過程所提供的。然而，這編程是很費時的，並且必須交由晶片的邏輯電路控制。
圖6所示為一種典型編程和核實技術。如圖6所示，存儲單元的編程是通過交替的編程和核實脈衝電壓實現的。每一編程脈衝的電壓330隨時間332逐漸地增加，直至達到所要求的電壓。在編程過程中，核實脈衝的電平是保持不變的。例如，如圖6所示，第一核實脈衝351之後，是第一編程脈衝341，然後是第二核實脈衝352。施加一逐漸增加的電壓的一編程脈衝342，跟隨的是一核實脈衝353，再跟隨的是電壓從先前編程脈衝342增加的第三編程脈衝343，接著是第三核實脈衝354，等等，直到施加最後的一編程脈衝347，使該存儲單元達到所要求的存儲狀態的臨界電壓。正如可從圖6看到的那樣，圖表的形狀類似樓梯，而先有技術中這個編程稱為樓梯形柵極電壓編程方法。這種樓梯形電壓編程方法在許多專利中有敘述，例如，美國專利5,043,940；5,268,870；5,293,560；和5,434,825。
每個存儲單元在一存儲器陣列中排成行(字線)和列(比特線)。通常，在一閃型存儲器陣列中，在行中的存儲單元的所有柵極端連接到同樣的字線；而在一列中的存儲單元的所有漏極端連接到同樣的比特線；在該部分中的所有存儲單元的源極連接到一共源極線路。這種配置安排通常重複8或16次，以獲得字節或字輸出。其它比特長度的輸出也有可能。為了對在存儲器陣列之內的存儲單元中的資料尋址，可使用行解碼器(也稱為x解碼器)和列解碼器(y解碼器)電路，以選擇所要求的存儲單元。如上所述，在編程每一單元一比特及多級存儲器單元之中的編程和核實(讀取)步驟可籍施加一編程脈衝或一核實(讀取)脈衝於該存儲單元的控制柵極來實現。
因為存儲單元的控制柵極連接到存儲器陣列的字線，因此字線連接到可提供編程或核實電壓的電源線路。參照圖4，一字線217連接到存儲器陣列的一具體行中的存儲單元的每個控制柵極(圖中未顯示)。供給一選擇信號212於行解碼器214的一字線選擇電路213，以選擇一與該字線217連接的存儲單元。一電源線路225連接到字線選擇電路213，以為存儲單元編程提供編程或核實脈衝。如前所述，編程的電壓(大約5-6伏特)與核實(讀取)的電壓(大約3-12伏特)，一般是不同的。所以，在電源線路225的電壓必須在編程電壓和核實電壓之間反覆改變。由於需要在電源線路改變電壓，因此限制了在短期內提供編程和核實脈衝的能力，並因而限制了整體的編程速度。另外，在多級存儲器的方案中，由於需要在電源線路改變電壓，因此限制了準確地控制編程算法的能力。
本發明的目的在於，提供存儲單元編程用的一種行解碼器電路，其在存儲單元編程時不需在電源線路上改變電壓。

發明內容
上述目的可由一行解碼器電路實現，該行解碼器電路設有一待編程的存儲單元的字線的選擇裝置；還設有一從連接到字線的一雙分開的電源線路輸入電壓的一字線驅動電路，其包括一提供編程電壓的第一電源線路以及一提供讀取或核實電壓的第二電源線路。該行解碼器的字線驅動電路包括在二條電源線路之間的轉換裝置，為字線提供當中一組電壓。由於該電路在二條電源線路之間作轉換，而不要求在一電源線路上改變其電壓，這可以供更短周期的編程和讀取或核實待用脈衝之用，並且可提升整體的編程能力。該行解碼器電路並提供對多級存儲器的存儲單元更好的編程控制，以及由於排除了在先有技術行解碼器電路中普遍存在的寄生電壓，因而可節省電力。


圖1是本發明行解碼器電路的一張示意圖。
圖2是本發明行解碼器電路的一具體實施例的電路圖。
圖3是圖2所示行解碼器的一字線驅動電路的電路圖。
圖4是先有技術的一行解碼器電路示意圖。
圖5是先有技術中公知的一個兩比特存儲單元示意圖，其具有的四個存儲狀態。
圖6是先有技術中公知的曲線圖，其表示樓梯編程方法的編程和核實脈衝步驟中的電壓與時間的關係。
具體實施例方式
參照圖1，行解碼器14的輸出是字線17，該輸出連接到存儲器陣列的一具體行中的每個存儲單元的控制柵極(圖中未示)。將一選擇信號12供給行解碼器14的字線選擇電路13，以選擇與待編程的存儲單元連接的字線17。在行解碼器14之內的一字線驅動電路100接受源自一雙電源線路16，18的電壓。第一電力線路18提供編程電壓，而第二電力線路16提供讀取或核實電壓。字線驅動電路100包括一使字線17與編程電壓電源線路18或讀取或核實電壓電源線路16連接的轉換裝置15。轉換裝置15接受在轉換控制線路19上的轉換控制信號。如前所述，讀取或核實電壓電源線路16提供大約5-6伏特的一讀取或核實電壓，而編程電壓電源線路18提供大約3-12伏特的一編程電壓。與先有技術相比，先有技術儀有一條電源線路並要求在一電源線路上改變電壓，以便提供編程和讀取或核實電壓；在本發明中，編程和讀取或核實電源線路分別施加合適的電平而字線在兩條電源線路之間轉換。
圖2所示為本發明行解碼器電路14的第一具體施例。可通過不同的方式實現所述的行解碼器電路14，圖2電路為一實例。在一內部操作期間，選擇存儲器陣列的一組一行或多行。在一具體實施例，所選擇的組包括八行存儲單元。對於待選擇的一組，信號BANK SELECT*21的配置為」真」(在圖2電路中，」真」的條件為低電平或邏輯0)。將所述的BANK SELECT*信號饋入包括p型MOS電晶體51和n型MOS電晶體52的邏輯逆變器的輸入端21。如圖2所示，電晶體53，54，55，56，57，58，59和60配置成一雙高壓移位器電路72，其用於把邏輯選擇信號轉換成BSEL線路34和BSEL*線路36上的高壓的正和負電壓信號。VMP信號22端接受行解碼器的正電VMP，而VMN信號23端接受負電壓VMN。通常，這些電壓VMP，VMN是通過內部電荷泵送獲得。當在輸入端21上的BANK SELECT*信號是真(低)，BSEL線路34通過一雙高壓移位器電路72連接到VMP線路22，而BSEL線路36通過電晶體60和54連接到VMN線路23。當BANK SELECT*信號選擇一組，與字線驅動電路100連接的所有行根據編程電源線路18和讀取或核實電源線路16的電平的條件下，處於被選狀態。當BANK SELECT的信號是假的(高)，BSEL線路34通過一雙高壓移位器電路72連接到線路VMN 23，和BSEL*線路36連接到線路VMP 22。使一組行由處於非選擇狀態的字線驅動電路所驅動。所有非選擇狀態的行連接到一VBIAS電壓，以下將作進一步敘述。
多條控制信號和電源線路連接到字線驅動電路100。編程電源線路18的電壓一般為3-12伏特，該電壓用於編程存儲單元中所使用的編程脈衝。該讀取或核實電源線路16的電壓大約為5-6伏特，該電壓用於提供在編程存儲單元中所使用的讀取或核實脈衝。當BANK SELECT信號不選該組，該XBIASen*信號線路26用於把一偏壓施加於不被選擇的行。所述VBIAS線路28為不被選的組或為所選的組的不被選的行供給所述偏壓。編程控制信號(Xpg)與及編程讀取或核實(Xrv)信號33是控制用的信號，所述的信號用於控制字線17與編程電源線路18或核實電源線路16連接的轉換。參照圖3，將對這些線路作更加詳細的論述。Xdis 31線路為所選的行的放電之用。VM1線路27用於NT器件的n型井隔阻植入物。電晶體54和60是三井的器件，它們要由VM1提供一單獨的偏壓。最後，字線17是字線驅動電路100的輸出並連接到一所選的行中的存儲單元的控制柵極。
參照圖3，其所示為字線驅動電路100。在非擦除操作的操作期間，譬如在編程和讀取或核實操作期間，第一n型電晶體102用於把偏壓電壓28施加於不被選的行。在擦除操作期間，P型電晶體103用於把電壓28施加於一所選的組中的不被選的行的字線。在擦除操作期間，P型電晶體101用於把偏壓施加於一所不選的組中的行的字線。電晶體106和108用於為所選的行提供一對地放電的通道。編程控制(Xpg*)信號32驅動一由p型電晶體109和n型電晶體110組成的高壓逆變器。讀取或核實控制(Xrv*)信號33驅動一由p型電晶體112和n型電晶體113組成的高壓逆變器。編程控制信號32和讀取或核實控制信號總是在相反的邏輯狀態。該兩逆變器連接在BSEL線路34和VMN線路23之間。一雙n型電晶體116，118的柵極端分別與逆變器109，110和112，113的輸出端連接，以使相應的編程和讀取或核實電壓可通過或不可通過。如果這個組不被選，電晶體111和114用於關閉逆變器。當編程控制信號32是真的(低)，這把一高位信號放置於逆變器的輸出上並輸送到n型電晶體116的柵極。
這使電晶體116導通，以把編程電壓線路18上的編程電壓施加於字線17上。在這種情況下，當編程控制信號是低位，讀取或核實控制信號33會是高位，則應在n型電晶體118的柵極，逆變器112，113的輸出端產生一低輸出值。這關閉了電晶體118，因而讀取或核實電壓16不會施加到字線上。
通過對控制信號32，33的值的交換，以產生讀取或核實脈衝。在那種情況下，讀取或核實控制信號33變成低位，在電晶體118的柵極上產生高輸出值。這使電晶體118導通，因而讀取或核實電壓16會輸送到字線17。在讀取或核實操作期間，編程控制信號32是關閉(或高)的，這使電晶體116變成關閉狀態，因而編程電壓18不會輸送到字線17。
因而，在行解碼器中的字線驅動電路100提供了一種所為與字線17連接在編程電源線路18和讀取或核實電源線路16之間設置的轉換裝置，由此，為存儲單元的編程提供了所需的讀取或核實和編程脈衝。再者，因為可快速地執行線路轉換，故而可在較短時間內使用編程和核實脈衝，因而提高了整體編程運作的速度、節省電力以及對多級存儲器存儲單元提供更好的編程控制。
權利要求
1.在一設有多存儲單元的存儲器陣列中，所述每一存儲單元有多存儲狀態，並在一種所述的存儲狀態下可通過至少一施加於與一所選存儲單元的柵極作電耦合的一字線的脈衝進行編程，以及所述的存儲單元的存儲狀態由至少一施加於所述的字線的讀取或核實脈衝核實，一行解碼器電路包括一與所選存儲單元作電耦合的字線的選擇裝置；以及一字線驅動電路，其接受第一電源線路上的一編程電壓及第二電源線路上的一讀取或核實電壓；所述字線驅動電路還包括一在編程電壓和讀取或核實電壓之間設置的轉換裝置，以把至少一編程脈衝和至少一讀取或核實脈衝供給所述的字線，由此，可對所選存儲單元進行編程。
2.根據權利要求1所述的行解碼器電路，其特徵在於所述的轉換裝置包括一雙控制信號，每一控制信號彼此處在相反的邏輯狀態，所述一雙控制信號的第一控制信號在第一逆變器的輸入端被接收，所述第一逆變器的輸出端與第一導通電晶體的柵極連接，所述第一導通電晶體的漏極與第一電源線路連接而其源極連接到字線；所述一雙控制信號的第二控制信號在第二逆變器的輸入端被接收，所述第二逆變器的輸出端與第二導通電晶體的柵極連接，所述第二導通電晶體的漏極與第二電源線路連接而其源極連接到字線。
3.根據權利要求1所述的行解碼器電路，其特徵在於所述的電路還包括一在字線的不被選狀態時，將一偏壓施加於字線之上的裝置。
4.根據權利要求3所述的行解碼器電路，其特徵在於所述在字線的不被選狀態時，將一偏壓施加於字線之上的裝置包括一第一偏壓電晶體，在編程、或讀取或核實操作期間，其接受在柵極端的第一補全選擇信號及把所述偏壓施加於不被選的行的字線上；一第二偏壓電晶體，在擦除操作期間，其接受在柵極端的第二補全選擇信號及把所述偏壓施加於在一所選組中的不被選的行的字線上；以及一第三偏壓電晶體，在擦除操作期間，其接受在柵極端的一偏壓許可信號及把所述偏壓施加於在一不被選組中的行的字線上。
5.根據權利要求1所述的行解碼器電路，其特徵在於所述字線的選擇裝置包括一選擇逆變器，其在一輸入端接受一行選擇信號並在一輸出端產生一倒置的行選擇信號；以及一移位器電路，其接受所述行選擇信號和所述倒置的行選擇信號並產生一雙補全選擇信號。
6.根據權利要求5所述的行解碼器電路，其特徵在於將所述的一雙補全選擇信號供給所述字線驅動電路。
7.根據權利要求6所述的行解碼器電路，其特徵在於所述的字線驅動電路接受一雙控制信號，每一控制信號彼此處在相反的邏輯狀態，並且所述字線驅動電路包括一第一逆變器，其輸入端接受所述一雙控制信號的第一控制信號，而其輸出端與第一導通電晶體柵極連接，所述第一導通電晶體的漏極與第一電源線路連接，而其源極連接到字線；以及一第二逆變器，其輸入端接受所述一雙控制信號的第二控制信號，而其輸出端與第二導通電晶體柵極連接，所述第二導通電晶體的漏極與第二電源線路連接，而其源極連接到字線。
8.根據權利要求1所述的行解碼器電路，其特徵在於所述的編程電壓範圍在3伏特和12伏特之間。
9.根據權利要求1所述的行解碼器電路，其特徵在於所述的讀取或核實電壓範圍在5伏特和6伏特之間。
10.根據權利要求1所述的行解碼器電路，其特徵在於所述字線的選擇裝置選取由字線驅動電路驅動由8行組成的一組。
11.根據權利要求1所述行的解碼器電路，其特徵在於所述的多存儲單元是多級存儲單元，其單個存儲狀態籍由一系行交替的編程和施加於與一所選存儲單元的柵極作電耦合的字線上的讀取或核實脈衝進行編程和核實。
全文摘要
本發明涉及一種存儲器編程用的行解碼器電路(14)。該行解碼器電路包括，選擇一待編程存儲單元的字線的一選擇裝置(13)；一待編程存儲單元的一字線；和為了對在字線(17)上的一所選存儲單元的柵極提供編程電壓或讀取或核實電壓，而在提供編程電壓(V
文檔編號G11C8/10GK1675718SQ03819561
公開日2005年9月28日 申請日期2003年4月14日 優先權日2002年6月18日
發明者D·I·馬尼 申請人:愛特梅爾股份有限公司