具有非工作狀態操作的處理器及其方法
2023-05-10 00:06:36 1
專利名稱：具有非工作狀態操作的處理器及其方法
具有非工作狀態操作的處理器及其方法本申請是申請日為2006年12月四日、申請號為2006100642 . 4、發明名稱為「具有非工作狀態操作的處理器及其方法」的申請的分案申請。
背景技術：
處理器可能處於工作狀態操作，如當執行進程操作時；或非工作狀態操作時，和處於工作狀態操作的處理器所消耗的電能相比較，此時的處理器減少了電能耗費。在非工作狀態中，處理器所消耗的至少部分功率是通過一個或多個處理器的邏輯單元的電能洩漏造成，邏輯單元如組合和/或時序邏輯單元。例如，該邏輯單元可以包括多個電晶體，由於電晶體源極和漏極間的電場，這些電晶體甚至在非工作狀態或「關斷」狀態時可能消耗功率。如果處理器在相對長的時期間內處於非工作狀態，處理器消耗的電能總量可能增加。在某些應用中，尤其在依靠電池功率操作時，這種被處理器所額外消耗的功率是不希望出現的。進一步，在某些電子系統中額外的功率消耗可導致發熱，這也是不希望出現的(如，在膝上型計算機內)。現有技術中，在非工作狀態下用於控制處理器中功率消耗的技術包括增加應用到處理器的一個或多個電晶體上的閾值電壓。然而，儘管增加閾值電壓可能減少功率洩漏，卻可能導致不期望的性能降低的結果。
本發明的主題在本說明書的結束部分被特別指出並清楚聲明。然而，本發明的操作的結構和方法，以及物體，特徵和由此而具有的優點，都可以通過下述詳細描述並結合閱讀附圖而獲得最佳理解。其中圖1為根據本發明的一個具體實施例包括處理器的計算系統示意圖。圖2為根據本發明的另一個具體實施例包括處理器的計算系統示意圖。圖3為根據本發明的一些具體實施例進入非工作狀態操作的方法的示意方框圖。圖4為根據本發明的一些具體實施例配置處理器的方法的示意方框圖。圖5為根據本發明的一些具體實施例描述可控的時序邏輯單元對駐留序列的相位的百分比的示意圖。為了敘述的簡單和清楚起見，在附圖中所示的元件沒有必要精確或按比例繪製。 例如，為清楚起見，某些元件的尺寸可能相對於其他元件被放大，或這一些物理組件被包含在一個功能框或元件中。進而，在適當情況下，為指明相應或相似的元件，參考數字在附圖中可能被重複使用。而且，在附圖中繪製的某些塊可組成一個單一功能。
具體實施例方式在以下具體描述中，為徹底理解本發明的實施例而陳述了眾多特殊細節。然而，本領域普通技術人員可以理解本發明的實施例不必使用這些特殊細節而實施。此外，公知的方法、步驟、組件和電路沒有都詳細描述以免混淆本發明的實施例。除非特別指明，在以下論述中顯見，整個說明書論述中使用的術語如「處理」，「計算」，「運算」，「決定」等均表示了計算機或計算機系統，或相似的電子計算設備的運行和/或過程，它們把在計算機系統的存儲器和/或寄存器中表示為電子、量子等的物理數據操作和/或轉換成在計算機系統的存儲器、寄存器或其他信息存儲、傳輸或顯示裝置中類似表示為物理量的其他數據。此外，術語「多個」可在整個說明書中用於描述兩個或更多的組件、 設備、元件、參數等等。例如，本發明的一些實施例可能通過使用可以存儲指令或指令集的機器可讀媒質或製品來實施，該指令或指令集如果被機器(如，被處理器和或其他合適的機器)所執行， 將使得機器執行相應本發明的實施例中的方法和/或操作。這樣的機器可包括，如任何合適的處理系統、計算系統、計算設備、處理設備、計算系統、處理系統、計算機、處理器等。並且能使用任何合適的硬體和/或軟體的組合來實施。該機器可讀媒質或製品可包括，如任何合適類型的內存單元、內存設備、內存製品、內存媒質、存儲設備、存儲製品、存儲媒質和或存儲單元，如存儲器、可移動或不可移動的媒體、可擦除或不可擦除的媒體、可寫的或可重寫的媒體、數字或模擬媒體、硬碟、軟盤、只讀存儲器的高密度盤(CD-ROM)、可刻錄的高密度盤(CD-R)、可重寫的高密度盤(CD-RW)、光碟、磁性媒體、各種類型的數位化多用途盤 (DVD)、磁帶，卡帶等等。指令可以包含任何合適類型的代碼，如原始碼、編譯代碼、翻譯代碼、可執行代碼、靜態代碼、動態代碼等等，並可以通過任何合適的高級，低級，面向對象的， 可視的，編譯的或/解釋的程式語言，如C，C++, Java, BASIC, Pascal, Fortran, Cobol，彙編語言，機器代碼等等來實現。如圖1所述，該圖簡要的闡述了根據本發明的一個具體實施例的計算系統100。根據一些具體實施例，系統100可包括處理器104。處理器104可包括如中央處理單元(CPU)，數位訊號處理器(DSP)，微處理器，主處理器，多個處理器，控制器，晶片，微晶片，或任何其他合適的多目標或特殊的處理器或控制器。根據本發明的一些具體實施例，系統100也可包括如「前端總線」(FSB) 132之類的共享總線。例如，FSB132可以是能在處理器104和計算系統100的其他設備之間傳送信息的CPU數據總線。根據本發明的一些具體實施例，FSB132可連接在晶片組(CS) 133和處理器104之間。儘管本發明不限於該方面，但晶片組133可包括一個或多個主板晶片，如「北橋」和「南橋」，和/或「固件集線器」。晶片組133可包括用於計算系統100的附加總線和或設備的連接點。根據本發明的一些具體實施例，系統100可包括一個或多個外設134，該外設可連接到晶片組133上。例如，外設134可包括輸入單元，如鍵盤，滑鼠，觸摸墊，或其他合適的指向設備或輸入設備；輸出單元，如陰極射線管(CRT)監視器，液晶顯示(IXD)監視器，或其他合適的監視或顯示單元。在一些實施例中，前述的輸出設備可連接到晶片組133，如在系統包括固件集線器時。在一些實施例中，外設134可包括存儲單元，如硬碟驅動器，軟盤驅動器，高密度盤(CD)驅動器，可刻錄的CD(CD-R)驅動器，或其他合適的可移動的和/或固定的存儲單元。根據本發明的一些具體實施例，系統100可包括存儲器135，例如，一個通過存儲總線136連接到晶片組133的系統存儲器。存儲器135可包括，如，隨機存取存儲器(RAM)、 只讀存儲器(ROM)、動態隨機存取存儲器(DRAM)、同步DRAM (SD-RAM)、快閃記憶體、易失存儲器、非易失存儲器、緩衝存儲器、緩衝器、短期存儲單元、長期存儲單元、或其他合適的內存單元或存儲單元。系統100可另外包括合適的硬體組件和/或軟體組件。在一些實施例中，系統100可包括或可以為，例如，計算機系統，如個人計算機、臺式計算機、移動計算機、可攜式計算機、筆記本、終端、工作站、伺服器計算機、個人數字助理 (PDA)設備、輸入板計算機、網絡設備、微控制器、蜂窩電話、照相機、或其他合適的計算和/ 或通訊設備。根據本發明的一些具體實施例，處理器104可處於如本技術領域中所知曉的工作狀態操作或非工作狀態操作。例如，處理器104可在執行一個如本技術領域中所知曉的處理操作時處於工作狀態操作。當處於非工作狀態操作時，例如，「備用」狀態、「睡眠」狀態、 「掉電」狀態、「深度睡眠」狀態和或其他非工作狀態操作，處理器104可減少電能消耗，例如， 相對於工作狀態操作下的處理器104的電能消耗要少。根據本發明的一些具體實施例，處理器104可包括如下詳細敘述的時鐘182，控制器184，和邏輯塊186。根據本發明的一些具體實施例，例如，在處理器104的如本技術領域中所知曉的工作狀態操作中，時鐘182可將時鐘信號188提供給控制器184和/或邏輯塊 186。根據本發明的一些具體實施例，時鐘182可選擇性的使控制信號(「駐留信號)180有效或解除有效。例如，時鐘182在進入非工作狀態操作後可使信號182有效，和/或在返回工作狀態操作前使信號180解除有效，如下詳細描述。根據本發明的一些具體實施例，控制器184可以例如通過給邏輯塊186提供信號 192來控制邏輯塊186的操作，該信號包括如本技術領域中所知曉的一個或多個被邏輯塊 186所執行的微操作。根據本發明的一些具體實施例，邏輯塊186可執行一個或多個邏輯操作，例如對應於信號192的微操作。儘管本發明不限於該方面，邏輯塊186可包括，例如， 無序(000)模塊194，以及包括一個或多個執行單元(EU)的執行(EXE)塊198，執行單元如 EU160和162。000模塊194可包括如本技術領域中所知曉的任何合適的000配置或結構。 該組執行單元可包括，例如，一個或多個加法器、乘法器、移位器、和/或任何其他合適的如本技術領域中所知曉的執行單元。根據本發明的一些具體實施例，執行塊198可包括一個或多個邏輯元件。例如， EU160可包括邏輯元件160 ；和/或EU162可包括邏輯元件166和168。邏輯元件164、166 和/或168可包括，例如，一個或多個組合邏輯元件，如ADD門、OR門、NOT門等等；一個或多個時序邏輯元件，如觸發器(FF)、鎖存器等等；和/或如本技術領域中所知曉的任何合適的邏輯元件、單元或組件。根據本發明的一些具體實施例，控制器184可在進入非工作狀態操作前使得或指導邏輯塊186的一組一個或多個執行單元執行一個或多個微操作的序列 (「駐留序列」)。根據本發明的一些具體實施例，邏輯塊186可包括分配到一個或多個邏輯元件的一個或多個低洩漏(LL)的電晶體，如下所述如基於非工作狀態操作下的邏輯塊186的邏輯狀態。例如，LL電晶體170可被分配到邏輯元件164，和/或LL電晶體172可被分配到邏輯元件168。此外或可選擇地，如當使信號180有效時，邏輯塊186的一個或多個邏輯元件，如邏輯元件166，可選擇性的轉換到操作狀態(如，一個「駐留操作狀態」)。如下詳細描述，邏輯元件166當處於駐留操作狀態時可減少功率洩漏，例如使其最小化。例如，當使信號180有效時，元件166可轉換一個或多個數據總線和或數據操縱選擇器到普通狀態，例如零狀態。結果可能為，例如，通過元件166的選擇器節點的功率洩漏將減少。
根據本發明的一些具體實施例，元件166可包括，如一個寬多路復用器(MUX)，和/ 或一個MUX鎖存器配置。在駐留操作狀態時，通過設定MUX的所有數據輸入為同一邏輯值， 如0或1，由此可減少元件166的功率洩漏。例如由於MUX中的源極和漏極的通過閾值都設定為同一電壓，結果將導致功率洩漏的減少。到駐留操作狀態的開關元件166可保持MUX 的輸出電壓在接近功率限制的級別上。結果可使得在MUX的下述階段中的功率消耗減少。參照圖2，其中示意性的闡述了根據本發明的另外一個具體實施例的計算系統 200。根據本發明的一些具體實施例，例如，系統200可包括具有一個或多個處理器、存儲器和/或輸入/輸出(I/O)設備的點對點總線方案，處理器是如處理器270和觀0，存儲器是如存儲器202和204，I/O設備是如設備214，它們通過一個或多個點到點的接口相連。 處理器270和/或280可各自包括處理器核心274和觀4。處理器核心274和/或284可包括參照圖1如上描述的時鐘182，控制器184，和/或邏輯塊186。根據本發明的一些具體實施例，處理器270和280也可各自包括本地的存儲通道集線器(MCH) 272和282，如分別連接存儲器202和204。處理器270和280可通過點對點接口 250交換數據，如分別使用點對點接口電路278、觀8。處理器270和/或280可通過點對點接口 252、2M與晶片組290交換數據，如使用點對點接口電路276、四4、286和四8。晶片組290也可通過高性能圖像接口 292與高性能圖像電路238交換數據。晶片組290也可通過總線接口 296與總線216交換數據。根據某些實施例，輸入/輸出設備214可包括如本技術領域中所知曉的低性能的圖像控制器、視頻控制器、和/或網絡控制器。根據某些具體實施例，系統200也可包括另一個總線橋218，例如該總線橋可被用於在總線216和總線 220之間交換數據。在一些實施例中總線220可以是如本技術領域中所知曉的小型計算機系統接口(SCSI)總線、集成驅動電子設備(IDE)總線、或通用串行總線(USB)。附加的I/O 設備可連接到總線220。例如，系統200也可包括鍵盤和/或如滑鼠的光標控制設備222、 音頻I/O設備224、如包括數據機和/或網絡接口的通訊設備226 ；和/或如存儲軟體代碼230的數據存儲設備228。在一些實施例中，數據存儲設備2 可包括固定磁碟，軟盤驅動器，光碟驅動器，磁光碟驅動器，磁帶，或包括快閃記憶體的非易失性存儲器。參照圖3，其中示意性的描述了根據本發明的某些具體實施例進入非工作狀態操作的一種方法。儘管本發明不局限於此方面，但圖3中的方法可通過處理器104(圖1)和或處理器200(圖2)實施。如塊302中所示，例如，該方法可包括在工作狀態操作期間確定是否要進入非工作狀態操作。例如，控制器184可以監視時鐘信號188，並如本技術領域中所知曉的，基於該時鐘信號188，確定是否要進入非工作狀態操作。如塊304中所示，該方法也可包括使得一個或多個執行單元組執行駐留序列，例如在確定將要進入非工作狀態操作之後，和在進入非工作狀態操作之前。例如，控制器184 可使得或指導塊186的一個或多個執行單元組執行駐留序列，例如在確定將要進入非工作狀態操作之後。例如，在確定將進入非工作狀態操作後，控制器184可提供包括由EU160和 /或162執行的代表駐留序列的微操作序列的信號192給邏輯塊186。根據本發明的一些具體實施例，該駐留序列可包括在塊186的一個或多個EU中的微操作，如在塊186至少50%的EU中，微操作為預定的邏輯狀態(「駐留狀態」)。例如，該駐留狀態可用來減少，如最小化，邏輯塊186的功率消耗，將如下詳細描述。如塊306中所示，根據本發明的一些具體實施例，該方法也可包括清除被一組執行單元所執行的一個或多個控制操作，例如在執行駐留序列之後並在進入非工作狀態操作之前。例如，控制器184可給邏輯塊186提供一個清除命令信號191以使得邏輯塊186清除一個或多個由邏輯塊186執行的控制操作。在接收清除信號191時候，000模塊194可如本技術領域中所知曉的清除一個或多個被EXE塊198所執行的控制操作。如塊308中所示，該方法可包括進入非工作狀態操作。例如控制器184可如本技術領域中所知曉的對一睡眠寄存器執行一個反覆寫操作。如塊310所示，該方法也可包括使時鐘信號無效。例如，控制器184可如本技術領域中所知曉的通過使控制信號190有效來使時鐘182無效。如塊311中所示，該方法也可包括使得執行單元組中的一個或多個邏輯元件轉換到駐留操作狀態，例如在使時鐘信號無效之後。例如，時鐘182可以在例如從控制器184接收信號190的時候使駐留控制信號180有效。邏輯元件166可在使信號180有效的同時保持駐留狀態。處理器104的非工作狀態操作可以被中斷，例如，當控制器184識別一個使用邏輯塊186執行一個操作的企圖，正如本技術領域中所知曉的那樣。如塊315中所示，該方法也可包括返回到工作狀態操作。例如，在識別該企圖的時候，控制器184可以例如通過使信號 190解除有效來重新激活時鐘182。如塊314中所示，該方法也可包括使得被轉換到駐留操作狀態的一個或多個邏輯元件轉換回一個操作狀態，例如在返回工作狀態操作之前。如時鐘182可以例如在使信號 190解除有效的時候使駐留控制信號180解除有效。例如，邏輯元件166可以例如當使信號 180解除有效時，返回到該操作狀態。根據本發明的一些具體實施例，在非工作狀態操作期間處理器104消耗的電能可能與通過邏輯塊186中一個或多個邏輯元件造成的功率洩漏有關。通過一個邏輯元件造成的功率洩漏可以取決於該邏輯單元的邏輯狀態。根據本發明的一些具體實施例，該駐留序列和/或邏輯塊186的配置可被確定成在非工作狀態期間塊186的功率洩漏被減少，例如被最小化，如下所述。根據本發明的一些具體實施例，該駐留序列可被確定成邏輯塊186的一個或多個邏輯元件的功率洩漏在非工作狀態操作期間可以被減少，例如被最小化，如下所述。根據本發明的一些具體實施例，在非工作狀態操作期間，塊186的邏輯元件的功率洩漏可以根據塊186的駐留狀態所確定。一個或多個LL電晶體可以例如基於邏輯塊186 的駐留狀態，被分配到塊186的一個或多個邏輯元件。例如，該LL電晶體170可以根據在該駐留狀態所確定的功率洩漏被分配到邏輯元件164。例如，一個LL電晶體170可被分配到邏輯元件164，和/或一個LL電晶體170可被分配到邏輯元件168，例如當邏輯元件164 和/或168被確定在駐留狀態時具有一個高於預定水平的功率洩漏。參照圖4，其中根據本發明的一些具體實施例示意性地描述了一種配置處理器的方法。雖然本發明不僅限於此，但圖4中的方法可用來配置處理器104(圖1)和/或處理器200(圖2)。例如，圖4中的方法可用來確定應用到邏輯塊186(圖1)的駐留序列；和/ 或如通過分配一個或多個如LL電晶體170 (圖1)和/或172 (圖1)的LL電晶體來配置邏
7輯塊186(圖1)，和/或配置一個或多個邏輯元件如邏輯元件166(圖1)的駐留狀態操作。如塊402中所示，該方法可包括確定被應用到邏輯塊的多個邏輯元件的駐留序列。如，基於邏輯塊的一個給定的配置可確定一個初始的駐留序列。該初始駐留序列可以例如基於邏輯元件的數量、位置、布置和/或類型。根據本發明的一些具體實施例，該駐留序列欲持續一個預定的操作階段數，定義為N。該階段數N對應於例如為執行駐留序列所需要的周期數，定義為Cl，如N = 2C1。該邏輯塊可包括多個組合邏輯元件，和多個時序邏輯元件，如前參照圖1所述。對於本領域普通技術人員來說可以理解的是，組合邏輯元件的邏輯狀態可基於時序元件的邏輯狀態來確定。因此，根據如下所述的本發明的一些具體實施例，該駐留序列可基於例如不涉及組合邏輯元件而是涉及時序邏輯元件的可控性分析來評價。對於本領域普通技術人員來說可以理解的是，根據本發明的其他實施例，任何其他合適的方法或分析都可應用於確定和/或評價該駐留序列。如塊403中所述，根據本發明的一些具體實施例，該方法可包括評價駐留序列的可控性水平，例如基於在應用駐留序列時的時序邏輯元件的可控性。時序邏輯序列可被定義為例如可控的，如果應用該駐留序列到時序元件的任意的如未知的狀態可以導致時序元件在駐留序列的結尾處的η個階段的預定間隔中，如η = 30，保持一個已知的邏輯值(「信號概率(SP)值」)，如0或1。該駐留序列的可控性可由例如可控時序元件的百分比來確定。根據本發明的一些具體實施例，該駐留序列的可控性可使用三值模擬來測量，如具有如本技術領域中所知曉的0，1和某未知的定義為X的數值。例如，該駐留序列可應用到一個邏輯狀態，其中所有的時序元件初始具有未知值X。該保持常數值如0或1的時序元件在模擬的最後η階段中可被確定為可控的。如塊404中所述，駐留序列的可控性水平評價可包括例如在一個或多個N階段期間確定多個對應於多個邏輯元件的SP值。例如，對於一個時序元件在第i階段的SP值可根據該時序元件在第i個階段的一個模擬的邏輯狀態如0，1或X來確定。如塊406中所述，駐留序列的可控性水平的評價也可包括基於多個SP值來確定駐留序列的可控性水平。例如，駐留序列的可控性可由在η個階段中具有一已知數值如0或 1的時序元件的百分比來確定。如塊408中所述，該方法也可包括確定駐留序列的可控性水平是否等於或高於一個預定的可控性閾值，例如對應於時序元件的90%的可控性水平都具有一個已知數值。該方法也可包括重定義駐留序列，如塊402中所述，例如，如果駐留序列的可控性水平低於可控性閾值。雖然本發明不僅僅局限於此，但是一個符號模擬方法，如本技術領域中所知曉的符號軌跡評價(STE)方法可用來執行一個或多個上述如塊403，404和/或406中的操作。圖5為繪製了可控時序元件百分比與駐留序列階段比較的示意圖。如圖5所示， 在大約30個駐留序列階段之後，可控性可達到大約80%。如在大約60個駐留序列階段後， 該可控性可增加到大約90%。回頭參照圖4，如塊412所示，該方法也可包括確定和/或分析邏輯塊的功率洩漏， 例如，當在駐留狀態時，包括一個或多個組合邏輯元件和/或時序元件。任何如本技術領域中所知曉的合適的功率洩漏分析和/或功率估計方法均可用來確定和/或分析功率洩漏。
如塊414中所示，該方法也可包括確定邏輯塊的功率洩漏是否等於或低於一個預定的洩漏閾值。該方法可包括重定義駐留序列，比如當邏輯塊的功率洩漏高於洩漏閾值時。如塊416中所示，該方法也可包括確定邏輯塊的功率洩漏和/或定時效率，例如可以通過將如下所述的分配一個或多個低洩漏(LL)電晶體，來改善塊186。如塊418所示，該方法也可包括基於邏輯塊的駐留狀態來分配一個或多個LL電晶體到邏輯塊的一個或多個邏輯元件，將如下所述。根據本發明的一些具體實施例，該邏輯塊的駐留狀態的內容可以被理由來例如基於處於駐留狀態的元件的功率洩漏以分配一個或多個LL電晶體給邏輯元件。此外，如電晶體之類的邏輯元件的堆的有效洩漏可根據在堆中每個元件的駐留狀態來評估。這樣例如根據處於駐留狀態的功率洩漏而不是根據電晶體尺寸和/或狀態可能性，來使得在堆中加權邏輯元件。例如，一個包含至少兩個在駐留狀態的電晶體的兩個或更多電晶體的堆，例如和一個包含少於兩個在駐留狀態的電晶體的堆相比較，可能具有XlO洩漏縮減，導致IOX小 (10X smaller)的有效Ζ。如果在堆中僅有一個電晶體處於駐留狀態，且該電晶體不是離堆輸出最近的電晶體，那麼該洩漏可以被減少大約40%，導致大約Χ0. 6小(Χ0. 6smaller)的有效Z。因此，對於本領域普通技術人員來說可以理解的是駐留狀態的內容可用來根據在非工作狀態的電晶體功率洩漏來分配LL電晶體。相應地，基於駐留狀態的LL電晶體的分配可導致在功率洩漏上相對大的減少。根據本發明的一些具體實施例，邏輯塊可包括一個或多個如本技術領域中所知曉的定時關鍵路徑。根據本發明的一些具體實施例，LL電晶體可基於駐留狀態的邏輯元件的功率洩漏，和/或基於該邏輯元件是否為定時關鍵路徑的一部分來分配到一個邏輯元件。例如，這些LL電晶體可基於下述規則被分配到邏輯塊的邏輯元件中對於關鍵定時路徑的邏輯元件，只要定時界限允許，把LL電晶體分配給在駐留狀態具有最大的功率洩漏的邏輯元件。如果允許速度降級，把額外的LL晶態管分配到一個具有低於時間插入限定的時間裕度的路徑中。這些額外的LL電晶體可以例如基於由這些LL電晶體的分配導致的速度降級和功率洩漏的縮減的組合來分配到該路徑上的邏輯元件中。對於上述兩種情況，LL電晶體的插入可以根據邏輯元件的有效洩漏來排優先級， 例如當考慮邏輯元件的有效堆時，這種情況就像從堆內所有邏輯元件的邏輯狀態中暗示的那樣。雖然本發明不僅僅局限於此，任何合適的如本技術領域中所知曉的功率編譯可被用來執行一個或多個在上文中根據塊416和/或418所描述的操作。如塊420所示，該方法也可包括確定和或分析邏輯塊的功率洩漏，例如，在分配LL 電晶體之後。如塊422所示，該方法也可包括例如根據被分配的LL電晶體來修改邏輯塊。本發明的實施例可通過軟體，硬體，或由於適合特殊應用或根據特別所設計需要而開發的任何軟體和/或硬體的組合實施，本發明的實施例可包括單元和子單元，這些單元可以整體上或部分上相互獨立或組合在一起，並可以使用如本技術領域中所知曉的特別的，多目的的或通用的處理器或設備所實施。本發明的一些實施例可為了暫時的或長期的數據存儲和/或幫助某特別實施例的操作而包括緩衝器、寄存器、存儲器單元和/或內存單兀。 儘管本發明的某些特徵已經在上描述，本領域技術人員還可能作出許多修改，替代，改變和等效。因此，特此申明，該附屬的權利要求是用來涵蓋所有在本發明實質精神內的修改和改變。
權利要求
1.一種處理器，包括 多個執行單元，以及與所述多個執行單元耦合的控制器，其中，響應於檢測到所述處理器的至少一部分處於相對不活動狀態，所述控制器使所述多個執行單元執行一個或多個指令來把所述處理器置於降低功率狀態，其中，響應於所述一個或多個指令的執行，所述控制器降低所述至少一部分的時鐘頻率，以及其中降低所述時鐘頻率是為了降低所述處理器的洩漏功率。
2.如權利要求1所述的處理器，其中，所述控制器使控制信號有效來降低所述時鐘頻率。
3.如權利要求1所述的處理器，其中，由所述控制器執行的所述一個或多個指令包括一個或多個微操作。
4.如權利要求3所述的處理器，其中，所述控制器執行所述一個或多個微操作，所述一個或多個微操作引發至少一半所述多個執行單元的預定邏輯狀態。
5.如權利要求3所述的處理器，其中，所述控制器使用所述一個或多個微操作來確定微操作序列，所述一個或多個微操作在被執行時降低所述洩漏功率。
6.如權利要求5所述的處理器，其中，在進入所述相對不活動狀態之後，所述控制器將所述多個執行單元的至少一部分設置成預定邏輯狀態。
7.如權利要求6所述的處理器，其中，所述控制器對所述至少一部分的輸入設定預定值。
8.如權利要求1所述的處理器，其中，在退出所述相對不活動狀態之前，所述控制器將所述至少一部分轉換到操作邏輯狀態。
9.一種處理器，包括執行一個或多個邏輯操作的邏輯塊；耦合到所述邏輯塊的控制器，其中，響應於確定要進入非工作狀態，所述控制器使得所述邏輯塊清除一個或多個由所述邏輯塊執行的控制操作。
全文摘要
本發明的名稱是「具有非工作狀態操作的處理器及其方法」。本發明實施例提供一個具有非工作狀態操作的處理器及相應方法。根據本發明的一些具體實施例，該處理器包括一個控制器，其用於確定處理器是否進入非工作狀態操作，並且在進入非工作狀態之前使預定一組的一個或多個執行單元執行一個或多個預定的微操作序列。其他的實施例也被描述和聲明。
文檔編號G06F1/32GK102163074SQ20111005936
公開日2011年8月24日 申請日期2006年12月29日 優先權日2005年12月29日
發明者A·格拉斯泰因, G·卡姆希, I·安娜蒂, R·弗雷爾, T·龐斯, Y·亞吉爾, Z·維納 申請人:英特爾公司