減小上電峰值電流的多晶片封裝的製作方法

2023-05-10 09:59:51 1

專利名稱：減小上電峰值電流的多晶片封裝的製作方法
技術領域：
這裡公開的本發明涉及半導體存儲器件，更具體地講，涉及在單一封裝 板上容納多個存儲晶片的多晶片封裝。
背景技術：
組件和元器件的高性能、高密度、成本意識以及小型化一直是設計、制 造或開發半導體裝置的團體的目標和考慮對象。近年來，大多數半導體器件 都在0.18微米(nm)或更低的規則下來製造。儘管如此，他們仍然在推進以更 高的集成密度和更小的尺寸實現半導體器件的目標。為了減小總體尺寸和產 品成本，已經提出了用於將兩個或更多個單位半導體晶片安裝在單一的封裝 板上的技術。這樣的封裝技術預期在減小半導體器件的尺寸方面非常有效。 這種多晶片封裝技術可用於將處理器和存儲器晶片、邏輯晶片和存儲器晶片、 或多個存儲器晶片一起安裝在單一封裝板上。因此，其在降低半導體裝置的 產品成本和總體尺寸方面是有效的。
在單一封裝板上安裝相同類型的存儲器晶片(電路小片(die)或器件) 會使得存儲容量增加。根據多晶片封裝技術，包括在單一封裝中的存儲器芯 片被配置成共享外部管腳(例如電源、地址、控制和數據管腳)。由於這個原 因，單一封裝的存儲器晶片通過可選的焊盤(pad)來相互區分。
以及通過將兩個甚至更多個晶片安裝在單一封裝板上來擴展存儲容量的多芯 片封裝。

發明內容
本發明的實施例涉及提高了工作穩定性的多晶片封裝。本發明的實施例 還涉及能夠減小過大峰值電流的多晶片封裝。
在一個實施例中，本發明提供了一種多晶片封裝，包括多個存儲晶片，
每個存儲晶片包括存儲單元陣列，存儲e-fUse數據；讀出控制電路，響應 於讀取信號而對所述e-fose數據執行讀取操作；第一內部焊盤，接收第一控 制信號；讀出控制器，響應於所述第一控制信號來生成用於定義所述讀取操 作的讀取周期的讀取信號，並生成跟隨所述讀取周期的第二控制信號；以及 第二內部焊盤，從所述讀出控制器接收所述第二控制信號。所述多個存儲芯 片串行連接，並且所述多個存儲晶片中的每一個存儲晶片中相應的讀出控制 電路和讀出控制器進行合作以實現對所述多個存儲晶片的e-flise數據的順序 讀取。
在另一個實施例中，本發明提供了一種多晶片封裝，該多晶片封裝包括 多個存儲晶片，每一個存儲晶片包括存儲單元陣列，存儲e-fuse數據；讀 出控制電路，響應於讀取信號而對所述e-fbse數據執行讀取操作；第一內部 焊盤，連接到公共控制信號；讀出控制器，響應於所述第一控制信號來生成 用於定義所述讀取操作的讀取周期的讀取信號，並生成跟隨所述讀取周期的 第二控制信號；以及第二和第三內部焊盤，分別連接到地或電源電壓以區分 所述多個存儲晶片中的每一個存儲晶片。所述多個存儲晶片串行連接，並且 所述多個存儲晶片中的每個晶片中的相應的讀出控制電路和讀出控制器進行 合作以實現對多個存儲晶片上的e-fUse數據的順序讀取。
在再一個實施例中，本發明提供了一種計算邏輯系統，該計算邏輯系統 包括微處理器和存儲控制器，其通過總線相連並且進行合作從而在以多芯 片封裝實現的存儲器件中存儲數據，其中，所述多晶片封裝包括多個存儲芯 片，每個存儲晶片包括存儲單元陣列，存儲e-fUse數據；讀出控制電路， 響應於讀取信號而對所述e-fbse數據執行讀取操作；第一內部焊盤，接收第 一控制信號；讀出控制器，響應於所述第一控制信號來生成用於定義所述讀 取操作的讀取周期的讀取信號，並生成跟隨所述讀取周期的第二控制信號； 以及第二內部焊盤，從所述讀出控制器接收所述第二控制信號。所述多個存 儲晶片串行連接，並且所述多個存儲晶片中的每一個存儲晶片中相應的讀出 控制電路和讀出控制器進行合作以實現對所述多個存儲晶片的e-fose數據的 順序讀取。


圖1是說明在單一封裝板上容納兩個存儲晶片的雙晶片封裝模塊的配置
的框圖2是說明在上電(power-up)時在多晶片封裝中消耗的峰值電流的變化 的曲線圖3是說明根據本發明一個實施例的多晶片封裝的框圖，該多晶片封裝 被配置為減小在上電時在讀取e-fiise數據中消耗的峰值電流； 圖4是說明圖3所示的存儲晶片的結構的框圖； 圖5是說明在圖3所示的存儲晶片中工作的信號的時序圖； 圖6是說明根據本發明另 一個實施例的多晶片封裝的配置的框圖； 圖7是說明在圖6所示的多晶片封裝的存儲晶片中包括的讀出控制電路 的電路圖8是說明在讀出控制電路中工作的信號的時序圖； 圖9是說明根據本發明再一個實施例的多晶片封裝的配置的框圖； 圖IO是說明在圖9所示的多晶片封裝的存儲晶片中包括的讀出控制電路 的電if各圖11是說明從圖9中所示的存儲晶片輸出的信號的時序圖12是說明才艮據本發明再一個實施例的多晶片封裝的配置的框圖13是說明在圖12所示的多晶片封裝的存儲晶片中包括的讀出控制電
路的電路圖；以及
圖14是說明採用根據本發明實施例的一個或多個多晶片封裝的計算邏
輯系統的框圖。
具體實施例方式
多晶片封裝是在單一封裝板上容納多個存儲晶片的一類非常普遍的半導 體存儲器件。高性能、高密度、成本意識以及元件和器件單元小型化已經成 為半導體存儲器件設計和製造中公認的驅動力。的確，在近幾年，大多數半
導體存儲器件已經使用0.18微米Oim)的設計規則來製造。
儘管有過去的努力，半導體存儲器件的設計者仍不斷地尋求半導體存儲 器件以更低成本向更高集成度和更小元件尺寸方向發展。為了減小整個尺寸 和製造成本的目的，已使用一些製造技術將兩個或更多的單位半導體"晶片" 安裝在單一的封裝板上。這樣的封裝技術對於減小整個半導體器件在主體系 統中的尺寸非常有效。這種多晶片封裝技術可用於在單一封裝板上安裝處理 器/控制器和多個存儲晶片和/或相關的邏輯晶片。
類似的存儲晶片(無論是實現為棵片(nakeddie)還是封裝好的(部分或完 全封裝的)器件)功能性地安裝在單一的封裝板上會增加存儲容量。使用傳 統的多晶片封裝技術通常要求使用配置成共享外部管腳(pin)(例如，電源、 地址、控制和數據管腳)的單一封裝板內的多個存儲晶片。由於這個原因， 在單一封裝板內的存儲晶片通過可選的焊盤(pad)來相互區分。
圖1是說明在單一封裝板上容納兩個存儲晶片的雙晶片封裝模塊的配置 的框圖。
如圖l所示，在雙晶片封裝模塊中，兩個存儲晶片110和120安裝在單 一封裝板100上，這兩個存儲晶片通過可選焊盤被區分為上存儲晶片120和 下存儲晶片110。例如，下存儲晶片110的可選焊盤連接到地電壓端，而上存 儲晶片120的可選焊盤連接到電源電壓端，當來自外部的地址輸入設定為指 定下存儲晶片IIO時(例如，輸入地址的最高有效位等同於下存儲晶片110 的可選焊盤的值)，通過輸入地址能夠訪問下存儲晶片110。並且，當來自外 部的地址輸入被設定為指定上存儲晶片120時(例如，輸入地址的最高有效 位等同於上存儲晶片120的可選焊盤的值)，通過輸入地址能夠訪問上存儲芯 片120。
請注意，利用可比較的例子，現在將參考附圖描述本發明的實施例。然 而，本發明可以以不同方式來實現，並且不應當將本發明解釋為僅僅限定於 所描述的實施例。事實上，這些實施例是作為教導性例子出現的。在附圖和 所伴隨的書面描述中，相同的附圖標記和符號用於指代相同或相似的元素。
進一步須注意的是，雷射熔斷方式的熔絲(laser-blown fUses)向來一直應用 於各種邏輯處理器中，諸如控制存儲冗餘、晶片識別(die identification)等 等。最近，雷射熔斷方式的熔絲已經被電可編程的熔絲所取代。電可編程的 熔絲(在下文中被稱為e-fuse )可用於在組件存儲單元陣列中特定區域中存儲 關於存儲晶片操作(例如功率調整、可選功能、修復、壞塊識別等等)的信 息(即e-fuse數據)。由於E-fUse數據被存儲在一系列的鎖存器中，因此e-fuse 數據可以在隨後被恢復，例如，通過e-fuse讀取處理過程，通常在上電操作
期間會被導通。
當包括多個存儲晶片的多晶片封裝上電時，在單一工作相位和周期內，
多個存儲晶片讀取e-fiise數據。因此，如圖2所示，在上電操作期間，多芯 片封裝所消耗的電流量迅速地增長。例如，假設多晶片封裝包括四個存儲芯 片，則在上電操作期間該多晶片封裝所消耗的電流將是單一存儲晶片所消耗 電流的四倍。因此，相對於單晶片而言，該多晶片封裝可能消耗高達四倍的 峰值電流。這種與上電操作有關的過高的峰值電流可能會導致多個存儲晶片 中 一 個或更多的存儲晶片的某些元件出現故障。
圖3是說明根據本發明一個實施例的多晶片封裝的框圖，該多晶片封裝 被配置為減小在上電操作期間與讀取所存儲的e-fiise數據相關的峰值電流消 耗。
參照圖3，多晶片封裝300包括四個存儲晶片310~340，但存儲晶片的數 量僅僅是為了解釋所進行的隨機選擇。在多個存儲晶片310 340中的每一個 晶片中包括兩個用於減少上電峰值電流消耗的內部焊盤，並且包括外部焊盤， 通過該外部焊盤提供外部電源電壓。這裡，再一次說明，選擇兩個內部焊盤 僅僅是其它與本發明的教導相一致的設計選擇的示例。
第一存儲晶片310包括內部焊盤311、 312和外部焊盤313。第二存儲芯 片320包括內部焊盤321、 322和外部焊盤323。第三存儲晶片330包括內部 焊盤331、 332和外部焊盤333。第四存儲晶片340包括內部焊盤341、 342 和外部焊盤343。
多個存儲晶片310~340中的每一個存儲晶片利用內部焊盤串行連接。在 所示的實施例中，第一存儲晶片310和第二存儲晶片320通過內部焊盤312 和321相互連接。第二存儲晶片320通過內部焊盤322和331連接到第三存 儲晶片，並且第三存儲晶片330通過內部焊盤332和341連接到第四存儲芯 片340。在所示的例子中，第一存儲晶片310的內部焊盤3il連接到地。或 者，第一存儲晶片310的內部焊盤311也可以連接到電源電壓。
多個串行連接的存儲晶片310 340在上電操作期間順序讀取e-fiise數據， 而不是像傳統技術那樣同時讀取e-fuse數據。通過順序讀取存儲在第一存儲 晶片310中的e-fiise數據，然後讀取存儲在第二存儲晶片320中的e-fUse數 據，接著讀取存儲在第三存儲晶片中的e-fuse數據，等等，上電峰值電流保 持為遠遠低於傳統技術所預期的電流，因此防止了相關的故障。
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圖4是說明圖3中示出的第一存儲晶片310的示範內部結構的框圖。多 個存儲晶片310 340中的其他存儲晶片可以被類似配置。
參照圖4，第一存儲晶片310包括電平檢測器411，讀出控制器412，存 儲單元陣列413,讀出電路415和鎖存電^各416。在所示出的實施例中，讀出 控制器412和讀出電路415集合組成讀出控制電路。存儲單元陣列413包括 存儲e-fuse數據的e-fuse數據區414。存儲在e-fbse數據區414中的e-fUse數 據可以與任意數目的存儲器件操作、操作參數定義和功能(例如功率調整、
可選特徵定義、存儲單元修復、失效的存儲單元塊定義)相關或有關。
當外部電源電壓EVC增加到預定的電平時，電平4全測器411輸出4企測信
號給讀出控制器412。當來自於電平檢測器411的檢測信號被激活時，讀出
控制器412響應於通過第一內部焊盤311接收到的信號LPO,而輸出讀取調
用信號RD—INV0和RP0信號。
讀出電路415響應於從讀出控制器412接收的讀取操作開始信號
RDJNV0進行操作，以從e-flise數據區414讀取e-fiise數據。由讀出電路415
從e-fuse數據區414讀取的e-fUse數據可被存儲在鎖存電路416中。
下面將結合圖5所示的時序圖描述諸如在圖4中所示的第 一存儲晶片310
的示範操作。
參照圖4和圖5，當多晶片封裝300經歷上電操作，在此期間外部電源 電壓EVC上升到預定電平。 一旦外部電源電壓EVC達到該預定電平，則讀 出控制器412響應於通過內部焊盤311接收的控制信號LP0生成讀取信號 RD—INV0。讀取信號RD一INV0在預定的讀取周期中保持被激活(例如保持 為高)。讀出電路415響應被激活的讀取信號RD—INV0進行操作，以從e-fuse 數據區414讀取e-ftise數據。在讀周期完成之後， 一旦讀取信號RD—INV0 變成去激活(例如變為4氐)，讀出控制器412在內部焊盤312上生成脈沖信號 RP0。
如圖3所示，從第一存儲晶片310提供的脈衝信號RP0經過內部焊盤321 作為控制信號被通信傳送給第二存儲晶片320。以這種方式，多晶片封裝300 中的多個存儲晶片310 340能夠順序讀取E-fbse數據。
圖6為根據本發明另 一個實施例的多晶片封裝600的配置的框圖。 參照圖6，多晶片封裝600中的多個存儲晶片610~640中的每一個存儲 晶片包括第一和第二內部焊盤。儘管多個存儲晶片610~640串行連接，內部
焊盤連接並不是在相鄰的存儲晶片之間交替地從第一焊盤到第二焊盤以及從
第二焊盤到第一焊盤。事實上，相鄰的第一內部焊盤(621和631)和相鄰的 第二內部焊盤(612和622， 632和642)連接。在這種情況下，對每個存儲 晶片來說第一(和第二)內部焊盤被認為是相對於所有其他存儲晶片上的第 一(和第二)內部焊盤具有相似的布局。即多個存儲晶片中的每一個存儲芯 片被認為具有"相似的內部焊盤連接方式"。
因此，在圖6所示實施例中布置的多個存儲晶片610 640可被看成在多 晶片封裝600中的堆疊式布置。也就是說，為了防止多個存儲晶片610 640 中的相鄰存儲晶片的互連出現混亂(being tangled),所示出的實施例，如圖6 所示，以交叉的方式連接第一到第一以及第二到第二內部焊盤。圖6中所示 的多個存儲晶片610~640中各自存儲晶片的內部電路結構可以與圖4所示的 相同。
圖7為進一步說明圖6中所示的多晶片封裝中的存儲晶片內包含的讀出 控制電路的電路圖。
參照圖7,讀出控制器700包括第一接口 710、第二接口 720和控制邏 輯電路730。第一接口 710連接到第一內部焊盤611。第一接口 710響應於在 第一內部焊盤611接收的第一控制信號LPO,和/或由控制邏輯電路730提供 的讀取終止信號RD—CO和使能信號ENO的組合，輸出第一讀取信號RD一SOA。
在所示出的實施例中，第一接口 710包括上拉電阻711、 NMOS晶體 管712、 714和715、和PMOS電晶體713。上拉電阻711的一端連接到第一 內部焊盤611。 NMOS電晶體712連接在上拉電阻711和地之間，並且由讀 取終止信號RD—C0控制。電晶體713 715串行連接4妄在電源電壓和地之間， PMOS電晶體713和NMOS電晶體714的柵極連接到第一內部焊盤611。第 一讀取信號RD—SOA是從PMOS電晶體713和NMOS電晶體714之間的節 點輸出的。NMOS電晶體715的柵極耦合到使能信號ENO。
第二接口 720連接到第二內部焊盤612。第二接口 720響應於從第二內 部焊盤612接收的第二控制傳號RPO，和/或由控制邏輯電路730提供的讀取 終止信號RD—CO和使能信號ENO的組合，輸出第二讀取信號RD一SOB。第 二接口 720具有與第一接口 710本質上同樣的電路結構。
控制邏輯電3各730響應於第一讀取信號RD—SOA和第二讀取信號 RD SOB,生成讀取信號RD INVO、使能信號ENO、和讀取終止信號RD C0。
當第一讀取信號RD—S0A和第二讀取信號RD—SOB中的一個被激活時(例如 變為高)，控制邏輯電路730輸出使能信號ENO和讀取終止信號RD一CO。
圖8為與圖7所示的讀出控制器700的操作相關的信號的時序圖。
參照圖6到圖8，當上電時，施加到第一存儲晶片610的第一內部焊盤 611的第一控制信號LPO被激活(例如保持為低)同時其他第一內部焊盤 621 641和所有的第二內部焊盤612 642未被激活(例如保持為高)。
當第一控制信號LPO被施加到第一存儲晶片610的第一內部焊盤611時， PMOS電晶體713導通，從而激活第一讀取信號RD—SOA (例如變為高)。然 後，控制邏輯電路730激活(例如保持為高電平)讀取信號RD—INVO，該讀 取信號RD—INVO響應於被激活的第一讀取信號RD—SOA而在預定的讀取周 期中保持被激活。然後，讀出電路614響應於讀取信號RD—INVO進行操作， 以從相應的e-fbse數據區讀取e-fose數據。
在第一讀取信號RD—SOA被激活的同時，控制邏輯電路730使得使能信 號ENO被去激活(例如變為低)。NMOS電晶體715和725響應於使能信號 ENO而截止。
在預定的讀周期完成後，控制邏輯電路730允許讀取信號RD一INVO被去 激活(例如變為低)，並且相應地輸出被激活的(例如為高)脈衝信號作為讀 取終止信號RD一CO。當讀取終止信號RD—CO被激活時，NMOS電晶體712 和722導通。然後，從第二內部焊盤612輸出脈衝信號RP1作為串行連接的 存儲晶片序列的下一個存儲晶片的第 一控制信號以助於e-fuse數據的讀取。
然而，脈衝信號RP1 ^^皮施加到第二存儲晶片620的第二內部焊盤622以 助於從第二存儲晶片讀取e-fUse數據。這種方式沿著串行連接的存儲器晶片 序列中往後延續。
如圖6所示，由於第一接口 710和第二接口 720在結構上相同，內部焊 盤611和621中的一個用於接收相應的第一控制信號(例如RPO、 RP1等) 而其他的內部焊盤用於輸出第二脈衝信號(例如LP1、 LP2等)。因此，儘管 多個存儲晶片610~640可以被設計成具有公共結構和同樣的連接方式，可以 改變在多晶片封裝600中各個存儲晶片610 640之間相關內部焊盤的連接， 以助於簡單堆疊的連接結構。
如同圖3和圖4中所示的實施例，參照圖6和圖7所描述的實施例也能 夠通過順序讀取多晶片封裝600中的多個存儲晶片610-640的e-fbse數據來
降低上電操作期間的峰值電流消耗。
圖9為根據本發明的另 一個實施例實現的多晶片封裝的配置的框圖。
參照圖9，多晶片封裝900包括多個存儲晶片910-940。多個存儲晶片 910 940中的每一個存儲晶片都包括3個內部焊盤。例如，第一存儲晶片910 包括內部焊盤911、 912和913，其中第二內部焊盤912和第三內部焊盤913 分別連接到地或者電源電壓(例如VCC)上。第二和第三內部焊盤的不同連 接法可以區分多個存儲晶片910-940中相應的存儲晶片。然而，在多個存儲 晶片910 940中，第一內部焊盤911與其他第一內部焊盤(例如921、 931和 941 ) 7>共相連。
圖IO是說明如圖9所示的根據本發明的實施例的讀出控制器914的電路 圖，該讀出控制器914包括在多晶片封裝900中的相應存儲晶片中。
參照圖10，讀出控制器914包括上拉電阻1011; NMOS電晶體1012、 1014和1015; PMOS電晶體1013;計lt器1016;和控制邏輯電^各1017。上 拉電阻1011的一端連接到第一內部焊盤911。 NMOS電晶體1012連接在上 拉電阻1011和地之間，並且受到從讀出電路915接收的讀取終止信號RD—C0 的控制。
電晶體1013 1015串聯相接在電源電壓與地之間。PMOS電晶體1013和 NMOS電晶體1014的柵極連接到第一內部焊盤911，並且NMOS電晶體1015 的柵極連接到由控制邏輯電路1017提供的使能信號ENO。計數器1016進行 工作，以對出現在電晶體1013和1014之間的節點Nl上的時序信號的下降 沿的數目進行計數，然後將計數值提供給控制邏輯電路1017。當來自於計數 器1016的計數值等於由出現在第二和第三內部焊盤912和913上的第一和第 二控制信號指示的值時，控制邏輯電路1017輸出讀取信號RDJNVO，該讀 取信號RD—INVO在預定的讀取周期內保持被激活。控制邏輯電路1017在此 周期內還激活使能信號ENO。
下面將結合圖11中所示的時序關係進一步描述圖IO所示的讀出控制器 914的操作。
參照圖9至圖11，在上電時，通過上拉電阻1011,在第一存儲晶片910 的第一內部焊盤911接收到激活的第一控制信號LPO。如果計數器1016的初 始值是0，由於計數器1016所指示的值"O"等同於由通過第二和第三焊盤912 和913所施加的第一和第二控制信號所指示的值"OO",控制邏輯電路1017輸
出激活的讀取信號RD—INVO，該讀取信號在預定的讀周期中一直保持。控制 邏輯電路1017還激活使能信號ENO。
只要讀取信號RD—INVO被激活，讀出電路915就進行e-fbse數據的讀取 *燥作。響應於被激活的讀取信號RD—INVO, NMOS電晶體1012導通以保持 出現在第一內部焊盤911上的控制信號為有效(例如為低)。然而， 一旦e-flise 數據的讀取周期完成，讀取信號RD—INVO即被去激(例如變為低)，NMOS 電晶體1012截止，以通過上拉電阻1011輸出出現在第一內部焊盤911上的 控制信號的去激活形式(例如為高)。
在此期間，只要通過相應的第一內部焊盤911~941接收到的所施加的公 共控制信號LP0 LP3發生從被激活到去激活的轉換(即在圖11所示的時序 圖中的時間點tl t3 ),存儲晶片910 940中相應的計數器就執行計數操作。
例如，當出現在節點Nl的時序信號在時間點tl發生轉換時，第二存儲 晶片920的計數器開始其計數操作。由於從計數器1016提供的計數值現在為 "1",並且由施加到第二和第三內部焊盤922和923的第一和第二控制信號所 指示的值也是"01",因此第二存儲晶片920中的控制邏輯電路1017生成激活 的讀取信號RD—INVO,這一方法貫憲應用於多個存儲晶片中所有的存儲芯 片。
圖12為根據本發明的另 一個實施例的多晶片封裝的配置的框圖。
圖12中所示的多晶片封裝1200包括多個存儲晶片1210 1240。除了一 ready/busy(準備好/忙，R/B)信號被公共施加到每一個第 一 內部焊盤1211 1241 之外，多個存儲晶片1210 1240中的每個存儲晶片的連接方式均與前面圖9 中的實施例相似。在所示出的實施例中，該7>共施加的ready/busy信號通過 上拉電阻而連接。圖12的多晶片封裝1200與圖9的多晶片封裝900相似， 其區別特徵在於上拉電阻1201位於多個存儲晶片1210 1240之外。換言之， 存儲晶片1210~1240不包括相應的上拉電阻。
圖13的電路圖用於進一步解釋用於圖12所示的多晶片封裝1200的第一 存儲晶片1210的讀出控制器1214。讀出控制器1214類似於圖10的讀出控 制器914,但是沒有上拉電阻。然而，就象前面所講的實施例那樣，圖12中 所示出的實施例的優點在於能夠減小存儲晶片1210-1240在e-fose數據讀取 操作中的過大峰值電流。
圖14示意性示出了採用與本發明的實施例相符的多晶片封裝的計算系
統1400。計算系統1400包括微處理器1410、用戶接口 1420、諸如基帶晶片 組的數據機1460、存儲控制器1440和快閃記憶體器件1450，所有這些都連接 到總線1401。快閃記憶體器件1450可以-陂配置為採用如圖3、圖6、圖9和/或圖 12所示出的多晶片封裝的形式。
快閃記憶體器件1450可用於存儲N位數據，其中N為正整數，由微處理器1410 和/或存儲控制器1440來處理。如果如圖14所示的計算系統是行動裝置，它 可以進一步包括提供電源的電池1430。雖然圖14中沒有示出，但計算系統 1400還可以進一步包括應用晶片組、照相機(攝像機)圖像處理器(例如 CMOS圖像傳感器；CIS)、移動DRAM等。使用非易失性類似的存儲器來來 存儲數據，存儲控制器1440和快閃記憶體器件1450可以組成固態驅動器或盤。在 一些實施例中，存儲控制器1440和快閃記憶體器件1450可以安裝在單一的封裝板 上。
按照本發明的存儲晶片可以利用多種不同類型的封裝被安裝在計算系統 1400上。例如，本發明的存儲晶片可以採用任何封裝類型設置於計算系統 1400上，這些封裝類型例如為，堆疊式封裝(Package-on-Package, PoP)、球 柵陣列(Ball Grid Arrays, BGAs )、晶片尺寸封裝(Chip Scale Packages, CSPs )、 帶引線的塑料晶片載體(Plastic Leaded Chip Carrier, PLCC )、塑料雙列直插封 裝(Plastic Dual In-line Package, PDIP)、 Waffle封裝的晶片(Die in Waffle Pack )、 Waffle形式的晶片(Die in Wafer Form )、晶片直才妄貼裝(Chip-On-Board, COB )、陶資雙列直插(CERamic Dual in-line Package, CERDIP )、陶瓷四方扁 平封裝(Plastic Metric Quad Flat Pack, MQFP )、薄型四方扁平封裝(Thin Quad Flat Pack, TQFP )、小外形封裝(Small Outline, SOIC )、縮小的小外形封裝 (Shrink Small Outline Package, SSOP )、薄型小外形封裝(Thin Small Outline, TSOP )、 TQFP、系統級封裝(System In Package, SIP )、多晶片封裝(Multi-Chip Package, MCP )、圓晶尺寸製造封裝(Wafer-level Fabricated Package, WFP )、 圓晶尺寸處理堆才戔封裝(Wafer-level Processed Stack Package, WSP )或圓晶尺 寸處理封裝(Wafer-level Processed Package, WSP )。
根據本發明的實施例，實施多晶片封裝的優點包括，通過順序讀取多個 存儲晶片中每一個存儲晶片而不是一次同時讀取所有的存儲晶片，可以減小 在讀取e-fUse數據操作期間的峰值電流。
上面所公開的主題應被認為是示例性的，而非限制性的，並且所附的權
利要求意在覆蓋落入本發明範圍內的所有如修改、改善和其他的實施例。因 此，在法律允許的最大程度下，本發明的保護範圍由權利要求和其等效物的 可允許的最寬的解釋來確定，而且不應該限制或局限於前面的具體描述。
權利要求
1.一種多晶片封裝，包括多個存儲晶片，每個存儲晶片包括存儲單元陣列，存儲e-fuse數據，讀出控制電路，響應於讀取信號而對所述e-fuse數據執行讀取操作，第一內部焊盤，接收第一控制信號，讀出控制器，響應於所述第一控制信號來生成用於定義所述讀取操作的讀取周期的讀取信號，並生成跟隨所述讀取周期的第二控制信號，以及第二內部焊盤，從所述讀出控制器接收所述第二控制信號；其中，所述多個存儲晶片串行連接，並且所述多個存儲晶片中的每一個存儲晶片中相應的讀出控制電路和讀出控制器進行合作以實現對所述多個存儲晶片的e-fuse數據的順序讀取。
2. 如權利要求1所述的多晶片封裝，其中，所述多個存儲晶片包括第一 和第二存儲晶片，對於所述多個存儲晶片中的每一個存儲晶片，均包括以類似連接方式連 接的第一和第二內部焊盤；以及所述第一存儲晶片的第二內部焊盤連接到所述第二存儲晶片的第 一 內部焊盤。
3. 如權利要求1所述的多晶片封裝，其中，所述多個存儲晶片包括第一 和第二存儲晶片，對於所述多個存儲晶片中的每一個存儲晶片，均包括以類似連接方式連接的第一和第二內部焊盤；以及所述第 一存儲晶片的第二內部焊盤連接到所述第二存儲晶片的第二內部焊盤。
4. 如權利要求3所述的多晶片封裝，其中所述多個存儲晶片還包括第三 存儲晶片，並且所述第二存儲晶片的第一內部焊盤連接到所述第三存儲晶片 的第一內部焊盤上。
5. 如權利要求4所述的多晶片封裝，其中所述第一存儲晶片的第一內部 焊盤連接到地。
6. 如權利要求1所述的多晶片封裝，其中所述多個存儲晶片中的每一個 存儲晶片還包括連接到外部電源電壓的外部焊盤。
7. 如權利要求4所述的多晶片封裝，其中所述讀出控制器包括 控制邏輯電路，生成讀取信號、讀取終止信號和使能信號； 第一接口，接收來自於所述第一內部焊盤的第一控制信號，以及接收來自於所述控制邏輯電路的讀取終止信號和使能信號，並且響應於這些信號而 生成第一讀取信號；以及第二接口，接收來自於所述第二內部焊盤的第二控制信號，以及接收來自於所述控制邏輯電路的讀取終止信號和使能信號，並且響應於這些信號而 生成第二讀取信號，其中，所述控制邏輯電路響應於分別由所述第一和第二接口提供的第一 和第二讀取信號而生成讀取信號。
8. 如權利要求7所述的多晶片封裝，其中所述第一接口包括 上拉電阻，連接到所述第一內部焊盤；第一電晶體，連接在所述上拉電阻和地之間，並且由所述讀取終止信號來控制；以及第二、第三和第四電晶體，連接在電源電壓和地之間，其中，所述第二和第三電晶體的柵極連接到所述上拉電阻，並且所述第四電晶體的柵極連接到所述使能信號，並且在所述第二和第三電晶體之間的節點上生成所述第一讀取信號。
9. 如權利要求8所述的多晶片封裝，其中，所述第二接口包括 上拉電阻，連接到所述第二內部焊盤；第五電晶體，連接在所述上拉電阻和地之間，並且由所述讀取終止信號來控制；以及第六、第七和第八電晶體，連接在電源電壓和地之間，其中，所述第六和第七電晶體的柵極連接到所述上拉電阻，並且所述第八電晶體的柵極連接到所述使能信號，並且在所述第六和第七電晶體之間的節點上生成所述第二讀取信號。
10. —種多晶片封裝，包括 多個存儲晶片，每個晶片包括存儲單元陣列，存儲e-fuse數據，讀出控制電路，響應於讀取信號而對所述e-fuse數據執行讀取操作， 第一內部焊盤，連接到公共控制信號，讀出控制器，響應於所述第 一控制信號來生成用於定義所述讀取才喿 作的讀取周期的讀取信號，並生成跟隨所述讀取周期的第二控制信號，以及第二和第三內部焊盤，分別連接到地或電源電壓以區分所述多個存 儲晶片中的每一個存儲晶片，其中，所述多個存儲晶片串行連接，並且所述多個存儲晶片中的每個芯 片中的相應的讀出控制電路和讀出控制器進行合作以實現對多個存儲晶片上的e-fuse數據的順序讀取。
11. 如權利要求IO所述的多晶片封裝，其中，所述讀出控制器包括 接口電路，經由所述第一內部焊盤接收所述公共控制信號並接收所述讀取信號，並且響應於這些信號而生成計數值；以及控制邏輯電路，經由第一和第二內部焊盤分別接收地電壓或電源電壓以 及來自於所述接口電路的計數值，以響應於這些信號而生成讀取信號和使能 信號。
12. 如權利要求11所述的多晶片封裝，其中，所述接口電路包括 上拉電阻，連接到所述第一內部焊盤；第一電晶體，連接在所述上拉電阻和地之間，並且由所述讀取信號來控制；第二、第三和第四電晶體，串行連接在電源電壓和地之間，所述第二和 第三電晶體的柵極連接到所述上拉電阻，並且所述第四電晶體的柵極接收所 述使能信號；以及計數器，生成與出現在所述第二和第三電晶體之間的節點上的時序信號 的邏輯轉換相關的計數值。
13. 如權利要求12所述的多晶片封裝，其中，當所述時序信號的轉換次 數等於由出現在所述第二和第三內部焊盤上的電源電壓或地連接所指示的值 時，所述控制邏輯電路輸出讀取信號。
14. 如權利要求IO所述的多晶片封裝，其中，所述公共控制信號連接到 位於所述多個存儲晶片中的任意一存儲晶片外部的上拉電阻。
15. 如權利要求IO所述的多晶片封裝，其中，所述讀出控制器包括 接口電路，經由所述第一內部焊盤接收所述公共控制信號並接收所述讀取信號，並且響應於這些信號而生成計數值；以及， 控制邏輯電路，經由第一和第二內部焊盤分別接收地電壓或電源電壓以 及來自於所述接口電路的計數值，以響應於這些信號而生成讀取信號和使能信號。
16. 如權利要求15所述的多晶片封裝，其中，所述接口電路包括 第一電晶體，連接到接收來自於所述外部上拉電阻的公共控制信號的所述第一內部焊盤和地，並且由所述讀取信號來控制；第二、第三和第四電晶體，串行連接在電源電壓和地之間，所述第二和 第三電晶體的柵極連接到所述上拉電阻，並且所述第四電晶體的柵極接收所 述使能信號；以及計數器，生成與出現在所述第二和第三電晶體之間的節點上的時序信號 的邏輯轉換相關的計數值。
17. 如權利要求16所述的多晶片封裝，其中，當所述時序信號的轉換次 數等於由出現在所述第二和第三內部焊盤上的電源電壓或地連接所指示的值 時，所述控制邏輯電路輸出讀取信號。
18. —種計算邏輯系統，包括微處理器和存儲控制器，通過總線相連並且進行合作從而在以多晶片封 裝實現的存儲器件中存儲數據，其中，所述多晶片封裝包括 多個存儲晶片，每個存儲晶片包括 存儲單元陣列，存儲e-fuse數據，讀出控制電路，響應於讀取信號而對所述e-fose數據執行讀取操作， 第一內部焊盤，接收第一控制信號，讀出控制器，響應於所述第一控制信號來生成用於定義所述讀取操 作的讀取周期的讀取信號，並生成跟隨所述讀取周期的第二控制信號，以及 第二內部焊盤，從所述讀出控制器接收所述第二控制信號； 其中，所述多個存儲晶片串行連接，並且所述多個存儲晶片中的每一個 存儲晶片中相應的讀出控制電路和讀出控制器進行合作以實現對所述多個存 儲晶片的e-fuse數據的順序讀取。
19. 如權利要求18所迷的計算邏輯系統，其中，所述存儲器件是快閃記憶體器件。
全文摘要
本申請公開了減小上電峰值電流的多晶片封裝。在一種具有多個存儲晶片的多晶片封裝中，每個存儲晶片包括存儲e-fuse數據的存儲單元陣列、響應於讀取信號而對所述e-fuse數據執行讀取操作的讀出控制電路、接收第一控制信號的第一內部焊盤、響應於所述第一控制信號來生成用於定義所述讀取操作的讀取周期的讀取信號並生成跟隨所述讀取周期的第二控制信號的讀出控制器，以及從所述讀出控制器接收所述第二控制信號的第二內部焊盤，其中，所述多個存儲晶片串行連接，並且所述多個存儲晶片中的每一個存儲晶片中相應的讀出控制電路和讀出控制器進行合作以實現對所述多個存儲晶片的e-fuse數據的順序讀取。
文檔編號G11C7/10GK101354907SQ20081013169
公開日2009年1月28日 申請日期2008年7月23日 優先權日2007年7月23日
發明者姜相求 申請人:三星電子株式會社