全局快門像素單元及其信號採集方法和製造方法
2023-04-28 11:05:51
全局快門像素單元及其信號採集方法和製造方法
【專利摘要】本發明公開一種全局快門像素單元，包括：感光二極體；信號讀取電路，讀取復位信號以及感光二極體信號；信號保持電路，對復位信號和感光二極體信號採樣，並依次輸出復位信號以及復位信號與感光二極體信號的混合信號；信號輸出電路，依次採樣復位信號及混合信號並輸出。信號讀取電路包括第一存儲結構、第二存儲結構和串聯的第一和第二開關管。每一存儲結構包括位於對應開關管的柵氧化層下的N型及P型重摻雜區，N型重摻雜區與對應開關管的漏區相連，N型和P型重摻雜區形成PN結電容，N型重摻雜區和其上方的開關管的柵氧化層及多晶矽層形成與PN結電容並聯的MOS電容。本發明能夠在像素單元總面積不變的情況下提高像素單元填充因子。
【專利說明】 全局快門像素單元及其信號採集方法和製造方法
【技術領域】
[0001]本發明涉及圖像傳感器領域，特別涉及一種全局快門像素單元及其信號採集方法和製造方法。
【背景技術】
[0002]如今，CMOS傳感器獲得因其所擁有的較高靈敏度、較短曝光時間和日漸縮小的像素單元尺寸被廣泛用作成像設備。CMOS圖像傳感器通常採用兩種曝光方式:滾動曝光(Rolling Shutter)和全局曝光(Global Shutter)。傳統的4T像素單元像元通常屬於滾動曝光像元(Rolling Shutter Pixel),對於其組成的CMOS圖像傳感器的像素單元陣列來說，不同行(列)的像素單元的曝光時間並不同時開始或終止，這一非同時性對於普通成像設備應用來說沒有問題，但是對於高幀率拍攝圖像時，則會引起明顯的圖像失真與變形。因此，當進行高速運動物體的成像時，需要通過全局快門的像素單元來實現。
[0003]圖1顯示了現有技術的8T全局快門像素單元的電路圖。如圖所示，整個像素單元包括8個NM0S電晶體，分別為傳輸電晶體Ml、復位電晶體M2、第一源跟隨器M3、預充電電晶體M4、開關電晶體M5、開關電晶體M6、第二源跟隨器M7以及行選通管M8。像素單元還包括兩個M0S電容C1和C2。控制信號TX、RST、PC、S1、S2、RS分別控制傳輸電晶體Ml、復位管M2、預充電管M4、開關電晶體M5、M6和行選通管M8的打開和關閉。8T全局快門像素單元的工作原理如下:
[0004]首先將控制信號TX/RST同時置高，使得傳輸電晶體Ml、復位電晶體M2同時打開，此時，電源電壓VDD對感光二極體進行充電復位，同時懸浮節點FD(即第一電晶體M3的柵極)進行復位。之後，將TX信號置低使第一電晶體Ml關閉，感光二極體開始處於曝光狀態。將控制信號PC，S1，S2置高，電晶體M4、M5、M6打開，電容C1和C2均存儲復位信號。接著將開關電晶體M6關閉，復位信號存儲於電容C2中。將傳輸電晶體Ml打開，完成曝光過程。再將開關電晶體M5打開，將感光二極體的信號存儲到C1電容中後再次關閉開關電晶體M5。之後進行信號的輸出，首先開關電晶體M6保持關閉，電容C2存儲的復位信號Vreset輸出；然後將開關電晶體M6打開，此時電容C1中存儲的感光二極體信號Vsignal與電容C2電容中存儲的復位信號Vreset進行混合，使得電容C2中存儲的信號變為=1/2 (Vreset+Vsignal)並再次輸出。而這兩次輸出信號之差Vout = l/2(Vreset-Vsignal)即為像素單元的像素信號。
[0005]傳統的8T全局像元用於存儲信號的電容C1、C2主要採用M0S電容，由於信號需要在電容上存儲較長的一段時間(10毫秒以上)，一方面要求電容的容值較高，在20fF以上，另一方面要求電容對地的漏電較小，在10pA左右。為減小漏電，M0S電容的柵氧厚度往往較大，這就導致為了達到足夠的電容容值，需要使用較大面積的M0S電容。而M0S電容佔據較大的像素單元面積必然會造成在像素單元總面積不變的情況下不得不減小像素單元內光電二極體的感光面積，也就減小了像素單元的填充因子。
【發明內容】
[0006]本發明的主要目的在於克服現有技術的缺陷，提供一種具有高像素單元填充因子的全局快門像素單元。
[0007]為達成上述目的，本發明提供一種全局快門像素單元，包括感光二極體，用於將接收的光信號轉換為電信號；信號讀取電路，與所述感光二極體相連，用於先後讀取所述全局快門像素單元的復位信號以及感光二極體信號；信號保持電路，與所述信號讀取電路相連，用於對所述復位信號和感光二極體信號進行採樣，並依次輸出所述復位信號以及所述復位信號與所述感光二極體信號的混合信號；其包括第一存儲結構、第二存儲結構，和串聯的第一開關管和第二開關管，所述第一開關管連接所述信號讀取電路的輸出端，所述第一存儲結構一端連接於所述第一開關管和第二開關管之間，另一端接地；所述第二存儲結構一端連接所述第二開關管的輸出端，另一端接地；信號輸出電路，與所述第二開關管的輸出端相連，用於依次採樣所述所述復位信號及所述混合信號並輸出，其中所述復位信號與所述混合信號之差表徵所述全局快門像素單元的信號；其中，所述第一存儲結構包括位於所述第一開關管的柵氧化層之下的第一 N型重摻雜區及其下方的第一 P型重摻雜區，所述第一 N型重摻雜區與所述第一開關管的漏區相連，所述第一 N型重摻雜區和第一 P型重摻雜區形成第一 PN結電容，所述第一 N型重摻雜區和其上方的所述第一開關管的柵氧化層及多晶矽層形成與所述第一 PN結電容並聯的第一 MOS電容；所述第二存儲結構包括位於所述第二開關管的柵氧化層之下的第二 N型重摻雜區及其下方的第二 P型重摻雜區，所述第二 N型重摻雜區與所述第二開關管的漏區相連，所述第二 N型重摻雜區和第二 P型重摻雜區形成第二 PN結電容，所述第二 N型重摻雜區和其上方的所述第二開關管的柵氧化層及多晶矽層形成與所述第二 PN結電容並聯的第二 MOS電容。
[0008]優選的，所述第二開關管的漏區與所述第一 N型重摻雜區相連。
[0009]優選的，所述信號讀取電路包括傳輸管、懸浮節點、復位管、第一源跟隨器和預充電管，所述傳輸管的漏極、所述第一源跟隨器的柵極、所述復位管的源極連接於所述懸浮節點；所述預充電管的漏極與所述第一源跟隨器的源極、所述信號保持電路的輸入端相連、源極接地；所述復位管的漏極接復位電壓，所述第一源跟隨器的漏極接電源電壓。
[0010]優選的，所述信號輸出電路包括第二源跟隨器及行選通管，所述第二源跟隨器的柵極連接所述信號保持電路的輸出端、漏極連接電源電壓、源極連接所述行選通管的源極；所述行選通管的柵極連接行選通信號，漏極作為所述全局快門像素單元的輸出端。
[0011]優選的，所述行選通管的漏極連接一第一尾電流，同時還通過一控制開關連接一第二尾電流。
[0012]本發明還提供了一種上述全局快門像素單元的信號採集方法，包括:
[0013]步驟S1:通過所述信號讀取電路讀取所述復位信號並使所述第一存儲結構和第二存儲結構採樣所述復位信號；
[0014]步驟S2:關斷所述第二開關管使所述第二存儲結構保持所述復位信號；
[0015]步驟S3:通過所述信號讀取電路讀取所述感光二極體信號並使所述第一存儲結構採樣所述感光二極體信號；
[0016]步驟S4:關斷所述第一開關管使所述第一存儲結構保持所述感光二極體信號；
[0017]步驟S5:通過所述信號輸出電路輸出所述第二存儲結構所保持的所述復位信號；
[0018]步驟S6:開啟所述第二開關管，使所述第一存儲結構所保持的感光二極體信號與所述第二存儲結構所保持的復位信號混合而使所述第二存儲結構保持經混合而成的所述混合信號；
[0019]步驟S7:通過所述信號輸出電路輸出所述第二存儲結構所保持的所述混合信號。
[0020]優選的，所述信號讀取電路包括傳輸管、懸浮節點、復位管、第一源跟隨器和預充電管；所述傳輸管的漏極、所述第一源跟隨器的柵極、所述復位管的源極連接於所述懸浮節點；所述預充電管的漏極與所述第一源跟隨器的源極、所述信號保持電路的輸入端相連、源極接地；所述復位管的漏極接復位電壓，所述第一源跟隨器的漏極接電源電壓；其中，步驟S1包括:
[0021]步驟S11:開啟所述復位管及所述傳輸管，對所述懸浮節點進行電荷清空和復位；
[0022]步驟S12:關斷所述傳輸管，使所述全局快門像素單元開始曝光；
[0023]步驟S13:開啟所述預充電管、第一開關管和第二開關管，使所述第一存儲結構和第二存儲結構採樣所述預充電管輸出的所述復位信號；
[0024]步驟S3包括:
[0025]步驟S31:開啟所述傳輸管，所述全局快門像素單元完成曝光，使所述第一存儲結構採樣所述預充電管輸出的所述感光二極體信號。
[0026]優選的，所述信號輸出電路包括第二源跟隨器及行選通管，所述第二源跟隨器的柵極連接所述信號保持電路的輸出端、漏極連接電源電壓、源極連接所述行選通管的漏極；所述行選通管的柵極連接行選通信號，源極作為所述全局快門像素單元的輸出端；步驟S5和步驟S7中，通過開啟所述行選通管，輸出所述第二存儲結構所保持的信號。
[0027]本發明還提供了一種上述全局快門像素單元的信號保持電路的製造方法，包括:
[0028]在襯底有源區製作P阱區；
[0029]在所述第一存儲結構和第二存儲結構的定義區域進行P型離子注入以形成所述第一和第二 P型重摻雜區；
[0030]在所述第一存儲結構和第二存儲結構的定義區域進行N型離子注入以形成所述第一和第二N型重摻雜區；
[0031]製作所述第一開關管的柵氧化層和多晶矽層以及第二開關管的柵氧化層和多晶矽層，其中所述第一開關管的柵氧化層和多晶矽層部分覆蓋所述第一N型重摻雜區，其覆蓋所述第一 N型重摻雜區部分與所述第一 N型重摻雜區形成所述第一 M0S電容，所述第一N型重摻雜區和第一 P型重摻雜區形成所述第一 PN結電容，同時所述第一 N型重摻雜區形成所述第一開關管的漏極；所述第二開關管的柵氧化層和多晶矽層部分覆蓋所述第二 N型重摻雜區，其覆蓋所述第二 N型重摻雜區部分與所述第二 N型重摻雜區形成所述第二 M0S電容，所述第二 N型重摻雜區和第二 P型重摻雜區形成所述第二 PN結電容，同時所述第二N型重摻雜區形成所述第一開關管的漏極；
[0032]進行N型離子注入形成所述第一開關管的源極。
[0033]優選的，所述第一 N型重摻雜區具有未被所述第一柵氧化層和第一多晶矽層覆蓋的部分，該部分形成所述第二開關管的源極。
[0034]本發明的優點在於通過將全局快門像素單元的兩個存儲結構通過P型注入和N型注入分別形成於兩個開關管的柵極多晶矽之下，與開關管的漏極共用N型重摻雜區，使得存儲結構佔用面積更小，電容值更大，從而在像素單元總面積不變的情況下提高了像素單元填充因子。
【專利附圖】
【附圖說明】
[0035]圖1所示為現有技術的全局快門像素單元的電路圖；
[0036]圖2所示為本發明一實施例的全局快門像素單元的電路示意圖；
[0037]圖3所示為本發明一實施例的全局快門像素單元信號採集的時序圖；
[0038]圖4所示為本發明一實施例的全局快門像素單元中的信號保持電路的剖視圖。
【具體實施方式】
[0039]為使本發明的內容更加清楚易懂，以下結合說明書附圖，對本發明的內容作進一步說明。當然本發明並不局限於該具體實施例，本領域內的技術人員所熟知的一般替換也涵蓋在本發明的保護範圍內。
[0040]圖2是本發明全局快門像素單元的電路示意圖。
[0041]如圖2所示，全局快門像素單元包括依次相連的感光二極體10，信號讀取電路20，信號保持電路30和信號輸出電路40。其中，感光二極體10用於將其接收的光信號轉換為電信號。信號讀取電路用於先後讀取像素單元的復位信號Vreset以及感光二極體信號Vsignal。信號保持電路30用於對復位信號Vreset和感光二極體信號Vsignal進行米樣，並依次輸出復位信號以及復位信號與感光二極體信號的混合信號，其中復位信號與混合信號之差能夠表徵全局快門像素單元的信號。信號輸出電路40則依次採樣該復位信號及該混合信號並輸出。
[0042]信號保持電路包括串聯的第一開關管M5和第二開關管M6、第一存儲結構SNl和第二存儲結構SN2，開關管M5的源極連接信號讀取電路的輸出端，柵極由控制信號SI控制，漏極連接開關管M6的源極；開關管M6的柵極由控制信號S2控制，漏極為輸出端。第一存儲結構SNl —端連接於開關管M5和M6之間(即開關管M5的漏極)，另一端接地。第二存儲結構SN2 —端連接開關管M6的漏極，另一端接地。請結合參照圖4，本實施例中，第一存儲結構SNl位於開關管M5的柵氧化層104a的下方，開關管M5的第一柵氧化層104a上方為其多晶娃層105a。第一存儲結構SNl包括位於P講區101內的P型重摻雜區102a和位於P型重摻雜區102上的N型重摻雜區103a，其中，N型重摻雜區103a與開關管M5的漏區相連，也即是共用同一 N型重摻雜區。由此，N型重摻雜區103a和P型重摻雜區102a形成第一 PN結電容，N型重摻雜區103a和其上方的開關管M5的柵氧化層104a及多晶矽層105a形成第一 MOS電容，第一 MOS電容與第一 PN結電容是並聯的。由於開關管M5的漏極和存儲結構SNl共用同一 N型重摻雜區103a,減小了第一 MOS電容所需的面積,另一方面由於第一 MOS電容與第一 PN結電容並聯增加了整體的電容值，因此本發明的第一存儲結構相比於現有技術的MOS電容面積更小，電容容值更大，從而在像素單元總面積不變的情況下提高了像素單元填充因子。
[0043]類似的，第二存儲結構SN2位於開關管M6的柵氧化層104b的下方，開關管M6的柵氧化層104b上方為其多晶矽層105b。第二存儲結構SN2包括位於P阱區101內的P型重摻雜區102b和位於P型重摻雜區102上的N型重摻雜區103b，其中，N型重摻雜區103b與開關管M6的漏區相連，也即是共用同一 N型重摻雜區。由此，N型重摻雜區103b和P型重摻雜區102b形成第二 PN結電容，N型重摻雜區103b和其上方的開關管M6的柵氧化層104b及多晶矽層105b形成第二 MOS電容，第二 MOS電容與第二 PN結電容是並聯的。開關管M6的漏極和存儲結構SN2共用同一 N型重摻雜區103b，從而減小了第二 MOS電容所需的面積，並通過並聯的第二 PN結電容增加了整體的電容值。
[0044]請繼續參照圖2，本實施例中信號讀取電路20包括傳輸管M2、懸浮節點FD、復位管Ml、第一源跟隨器M3和預充電管M4。各電晶體的連接關係如下:
[0045]傳輸管M2的源極連接感光二極體，漏極與第一源跟隨器M3的柵極和復位管Ml的源極共同連接於懸浮節點FD，柵極由控制信號TX控制；
[0046]預充電管M4的漏極與第一源跟隨器M3的源極相連而作為信號讀取電路的輸出端、源極接地、柵極由控制信號PC控制；
[0047]復位管Ml的漏極接復位電壓Vreset，柵極由控制信號RST控制；
[0048]第一源跟隨器M3的漏極接電源電壓VDD。
[0049]當控制信號RST置高時將懸浮節點FD的電壓拉高至復位電壓Vreset，從而對懸浮節點FD的電荷進行清空和復位，復位電壓Vreset經第一源跟隨器M3輸出。當控制信號RST置低而信號TX置高時，傳輸管M2打開，感光二極體轉換的模擬電信號傳輸至懸浮節點FD，再經第一源跟隨器M3輸出。
[0050]信號輸出電路40包括第二源跟隨器M7及行選通管M8，第二源跟隨器M7的柵極連接信號保持電路的輸出端、漏極連接電源電壓VDD、源極連接行選通管M8的源極，行選通管M8的漏極為信號輸出電路的輸出端OUTPUT，通過列級數據線將採樣的信號輸出。行選通管M8的漏極同時也連接至接地的第一尾電流源II，第一尾電流源II提供激勵保障全局像元的正常工作。在一較佳實施例中，行選通管M8的漏極還可通過一控制開關連接第二尾電流源12的輸入端，尾電流源12的輸出端接地。在信號輸出電路每次採樣信號保持電路的第二存儲結構所保持的信號(復位信號或混合信號)之前，發出信號S3使該控制開關短暫導通後關斷，而將行選通管M8的漏極短暫接地，使得每次信號採樣開始時行選通管M8的漏極均處於一個參考電位水平(即GND)，可以避免由於前一次信號讀取對後一次信號讀取的寄生影響，即所謂的「Image Leg」效應。
[0051]接下來將結合圖2的電路示意圖和圖3的信號採集時序圖對本發明的全局快門像素單元的工作原理及信號採集方法加以說明。
[0052]首先，進行步驟S1:通過信號讀取電路讀取像素單元的復位信號並使第一存儲結構和第二存儲結構採樣該復位信號。
[0053]具體地，將控制信號RST和TX置高，開啟復位管Ml及傳輸管M2，對感光二極體進行充電復位，對懸浮節點FD進行電荷清空和復位，懸浮節點FD的電壓拉高至復位電壓Vresetο
[0054]然後，將控制信號ΤΧ置低，關斷傳輸管M2，全局像元開始曝光。
[0055]之後，將控制信號PC、S1、S2置高，開啟預充電管M4，存儲結構SN1和SN2均採樣復位信號Vreset。
[0056]步驟S2:將控制信號S2置低，關斷第二開關管M6，使第二存儲結構SN2保持復位信號 Vreset。
[0057]步驟S3:通過信號讀取電路讀取感光二極體信號並使第一存儲結構採樣感光二極體信號。
[0058]本步驟中，首先將控制信號TX置高，傳輸管M2開啟，曝光結束，感光二極體信號Vsignal傳輸至懸浮節點FD，再經第一源跟隨器M3輸出至存儲結構SNl中。
[0059]步驟S4:將控制信號SI置低，將第一開關管M5關斷，使得感光二極體信號Vsignal被保持在第一存儲結構SNl中。
[0060]步驟S5:通過信號輸出電路輸出第二存儲結構所保持的復位信號。
[0061 ] 本步驟中，將控制信號RS置高，第二存儲結構SN2上存儲的復位信號Vreset通過行選通管M8由列級數據線輸出。
[0062]步驟S6:開啟第二開關管M6，使第一存儲結構SNl所保持的感光二極體信號Vsignal與第二存儲結構SN2所保持的復位信號Vreset混合而使存儲結構SNl和SN2中均存儲經混合而成的混合信號1/2 (Vignal+Vreset)。
[0063]步驟S7:通過信號輸出電路輸出第二存儲結構所保持的混合信號。本步驟中，關斷第二開關管M6，第二存儲結構SN2上存儲的混合信號通過行選通管M8由列級數據線輸出。
[0064]由以上可知，本發明對全局像元均進行兩次信號採集，第一次採集為復位信號Vreset,第二次採集為混合信號1/2 (Vignal+Vreset),而兩次採集信號之差為1/2 (Vreset-Vignal),用以表徵全局像元的信號。
[0065]接下來，將結合圖4描述本發明實施例的全局快門像素單元的信號保持電路的製造方法，由於本實施例全局快門像素單元其他6個電晶體的製作可採用現有CMOS工藝，在此不另加說明。
[0066]如圖4所示，信號保持電路的製作方法包括以下步驟:
[0067]首先，在襯底100有源區製作P阱區101 ；
[0068]接著，在P阱區內第一存儲結構和第二存儲結構的定義區域內進行一次P型離子注入，分別形成第一 P型重摻雜區102a和第二 P型重摻雜區102b。該P型離子注入防止存儲結構SN層的寄生載流子擴散。
[0069]然後，同樣在第一存儲結構和第二存儲結構的定義區域內進行一次N型離子注入，分別在P型重摻雜區上形成第一 N型重摻雜區103a和第二 N型重摻雜區103b。第一 N型重摻雜區103a和第一 P型重摻雜區102a構成第一存儲結構SNl，第二 N型重摻雜區103b和第二 P型重摻雜區102b構成第二電容結構SN2。
[0070]然後製作第一開關管的柵氧化層和多晶矽層以及第二開關管的柵氧化層和多晶矽層。具體地，依次沉積柵氧化層104和多晶矽層105，圖形化以形成第一開關管M5的柵堆疊(包括第一柵氧化層104a和第一多晶矽層105a)以及第二開關管M6的柵堆疊(包括第二柵氧化層104b和第二多晶矽層105b)。其中，第一開關管M5的柵堆疊部分覆蓋第一 N型重摻雜區103a，第二開關管M6的柵堆疊部分覆蓋第二 N型重摻雜區103b。第一開關管的柵堆疊(104a，104b)未覆蓋N型重摻雜區103a的部分即作為第一開關管M5的柵極，覆蓋N型重摻雜區103a的部分和N型重摻雜區103a形成第一 MOS電容。另一方面，N型重摻雜區103a和P型重摻雜區102a也形成了與第一 MOS電容並聯的第一 PN結電容。此外，N型重摻雜區103a還形成第一開關管M5的漏區。由於存儲結構SNl與開關管M5的漏極共用N型重摻雜區103a，與開關管M5的柵極共用柵氧化層104a和多晶矽層105a，因此減小了MOS電容所佔用的面積。另一方面,N型重摻雜區103a和P型重摻雜區102a也形成了與第一 MOS電容並聯的第一 PN結電容，增加了整體電容值。同理，存儲結構SN2與開關管M6的漏極共用N型重摻雜區103b，與開關管M6的柵極共用柵氧化層104b和多晶矽層105b，由此柵氧化層104b和多晶矽層105b覆蓋N型重摻雜區103b的部分和N型重摻雜區103b形成第二 MOS電容，N型重摻雜區103b和P型重摻雜區102b也形成了與第二 MOS電容並聯的第二 PN結電容。
[0071]之後，進行N型離子注入形成第一開關管的源極。本步驟中，也可同時形成第二開關管的源極。
[0072]但較佳的，在定義第一和第二開關管的柵堆疊區域時，使柵氧化層104a和多晶矽層104a未覆蓋全部的N型重摻雜區103a，使柵氧化層104b和多晶矽層105b與N型重摻雜區103a鄰接，由此不需要進行第二開關管的源極注入，N型重摻雜區103a未被柵氧化層104a和多晶矽層105a覆蓋的部分直接形成第二開關管M6的源極，進一步減小了面積。
[0073]綜上所述，本發明通過將8T全局快門像素單元的兩個存儲結構通過P型注入和N型注入分別形成於開關管的柵極多晶矽之下，使得存儲結構佔用面積更小，電容值更大，從而在像素單元總面積不變的情況下提高了像素單元填充因子。
[0074]雖然本發明已以較佳實施例揭示如上，然所述諸多實施例僅為了便於說明而舉例而已，並非用以限定本發明，本領域的技術人員在不脫離本發明精神和範圍的前提下可作若干的更動與潤飾，本發明所主張的保護範圍應以權利要求書所述為準。
【權利要求】
1.一種全局快門像素單元，其特徵在於，包括: 感光二極體，用於將接收的光信號轉換為電信號； 信號讀取電路，與所述感光二極體相連，用於先後讀取所述全局快門像素單元的復位信號以及感光二極體信號； 信號保持電路，與所述信號讀取電路相連，用於對所述復位信號和感光二極體信號進行採樣，並依次輸出所述復位信號以及所述復位信號與所述感光二極體信號的混合信號；其包括第一存儲結構、第二存儲結構和串聯的第一開關管和第二開關管，所述第一開關管連接所述信號讀取電路的輸出端，所述第一存儲結構一端連接於所述第一開關管和第二開關管之間，另一端接地；所述第二存儲結構一端連接所述第二開關管的輸出端，另一端接地； 信號輸出電路，與所述第二開關管的輸出端相連，用於依次採樣所述復位信號及所述混合信號並輸出，其中所述復位信號與所述混合信號之差表徵所述全局快門像素單元的信號; 其中，所述第一存儲結構包括位於所述第一開關管的柵氧化層之下的第一N型重摻雜區及其下方的第一 P型重摻雜區，所述第一 N型重摻雜區與所述第一開關管的漏區相連，所述第一 N型重摻雜區和第一 P型重摻雜區形成第一 PN結電容，所述第一 N型重摻雜區和其上方的所述第一開關管的柵氧化層及多晶矽層形成與所述第一 PN結電容並聯的第一 MOS電容； 所述第二存儲結構包括位於所述第二開關管的柵氧化層之下的第二 N型重摻雜區及其下方的第二 P型重摻雜區，所述第二 N型重摻雜區與所述第二開關管的漏區相連，所述第二 N型重摻雜區和第二 P型重摻雜區形成第二 PN結電容，所述第二 N型重摻雜區和其上方的所述第二開關管的柵氧化層及多晶矽層形成與所述第二PN結電容並聯的第二MOS電容。
2.根據權利要求1所述的全局快門像素單元，其特徵在於，所述第二開關管的源區與所述第一 N型重摻雜區相連。
3.根據權利要求1或2所述的全局快門像素單元，所述信號讀取電路包括傳輸管、懸浮節點、復位管、第一源跟隨器和預充電管，所述傳輸管的漏極、所述第一源跟隨器的柵極、所述復位管的源極連接於所述懸浮節點；所述預充電管的漏極與所述第一源跟隨器的源極、所述信號保持電路的輸入端相連、源極接地；所述復位管的漏極接復位電壓，所述第一源跟隨器的漏極接電源電壓。
4.根據權利要求3所述的全局快門像素單元，其特徵在於，所述信號輸出電路包括第二源跟隨器及行選通管，所述第二源跟隨器的柵極連接所述信號保持電路的輸出端、漏極連接電源電壓、源極連接所述行選通管的源極；所述行選通管的柵極連接行選通信號，漏極作為所述全局快門像素單元的輸出端。
5.根據權利要求4所述的全局快門像素單元，其特徵在於，所述行選通管的漏極連接一第一尾電流，同時還通過一控制開關連接一第二尾電流。
6.一種如權利要求1所述的全局快門像素單元的信號採集方法，其特徵在於，包括: 步驟S1:通過所述信號讀取電路讀取所述復位信號並使所述第一存儲結構和第二存儲結構採樣所述復位信號； 步驟S2:關斷所述第二開關管使所述第二存儲結構保持所述復位信號； 步驟S3:通過所述信號讀取電路讀取所述感光二極體信號並使所述第一存儲結構採樣所述感光二極體信號； 步驟S4:關斷所述第一開關管使所述第一存儲結構保持所述感光二極體信號； 步驟S5:通過所述信號輸出電路輸出所述第二存儲結構所保持的所述復位信號； 步驟S6:開啟所述第二開關管，使所述第一存儲結構所保持的感光二極體信號與所述第二存儲結構所保持的復位信號混合而使所述第二存儲結構保持經混合而成的所述混合信號; 步驟S7:通過所述信號輸出電路輸出所述第二存儲結構所保持的所述混合信號。
7.根據權利要求6所述的信號採集方法，其特徵在於，所述信號讀取電路包括傳輸管、懸浮節點、復位管、第一源跟隨器和預充電管；所述傳輸管的漏極、所述第一源跟隨器的柵極、所述復位管的源極連接於所述懸浮節點；所述預充電管的漏極與所述第一源跟隨器的源極、所述信號保持電路的輸入端相連、源極接地；所述復位管的漏極接復位電壓，所述第一源跟隨器的漏極接電源電壓；其中，步驟SI包括: 步驟Sll:開啟所述復位管及所述傳輸管，對所述懸浮節點進行電荷清空和復位； 步驟S12:關斷所述傳輸管，使所述全局快門像素單元開始曝光； 步驟S13:開啟所述預充電管、第一開關管和第二開關管，使所述第一存儲結構和第二存儲結構採樣所述預充電管輸出的所述復位信號； 步驟S3包括: 步驟S31:開啟所述傳輸管，所述全局快門像素單元完成曝光，使所述第一存儲結構採樣所述預充電管輸出的所述感光二極體信號。
8.根據權利要求7所述的信號採集方法，其特徵在於，所述信號輸出電路包括第二源跟隨器及行選通管，所述第二源跟隨器的柵極連接所述信號保持電路的輸出端、漏極連接電源電壓、源極連接所述行選通管的漏極；所述行選通管的柵極連接行選通信號，源極作為所述全局快門像素單元的輸出端；步驟S5和步驟S7中，通過開啟所述行選通管，輸出所述第二存儲結構所保持的信號。
9.一種如權利要求1所述的全局快門像素單元的信號保持電路的製造方法，包括: 在襯底有源區製作P阱區； 在所述第一存儲結構和第二存儲結構的定義區域進行P型離子注入以形成所述第一和第二 P型重摻雜區； 在所述第一存儲結構和第二存儲結構的定義區域進行N型離子注入以形成所述第一和第二N型重摻雜區； 製作所述第一開關管的柵氧化層和多晶矽層以及第二開關管的柵氧化層和多晶矽層，其中所述第一開關管的柵氧化層和多晶矽層部分覆蓋所述第一N型重摻雜區，其覆蓋所述第一 N型重摻雜區部分與所述第一 N型重摻雜區形成所述第一 MOS電容，所述第一 N型重摻雜區和第一 P型重摻雜區形成所述第一 PN結電容，同時所述第一 N型重摻雜區形成所述第一開關管的漏極；所述第二開關管的柵氧化層和多晶矽層部分覆蓋所述第二 N型重摻雜區，其覆蓋所述第二 N型重摻雜區部分與所述第二 N型重摻雜區形成所述第二 MOS電容，所述第二 N型重摻雜區和第二 P型重摻雜區形成所述第二 PN結電容，同時所述第二 N型重摻雜區形成所述第一開關管的漏極； 進行N型離子注入形成所述第一開關管的源極。
10.根據權利要求9所述的製造方法，其特徵在於，所述第一 N型重摻雜區具有未被所述第一柵氧化層和第一多晶矽層覆蓋的部分，該部分形成所述第二開關管的源極。
【文檔編號】H01L27/146GK104333719SQ201410635682
【公開日】2015年2月4日 申請日期:2014年11月12日 優先權日:2014年11月12日
【發明者】趙宇航, 任錚, 李琛, 顧學強, 周偉, 溫建新 申請人:上海集成電路研發中心有限公司, 成都微光集電科技有限公司