三維半導體存儲裝置及其操作方法

2023-04-28 12:17:51

專利名稱：三維半導體存儲裝置及其操作方法
技術領域：
在此公開的本發明涉及三維半導體裝置及其操作方法。
背景技術：
為了滿足消費者對於高性能和低價格的需求，會需要集成度更高的半導體裝置。 在半導體存儲裝置的情況下，因為半導體存儲裝置的集成度是確定產品價格的重要因素， 所以會尤其需要提高的集成度。在通常的二維或平面半導體存儲裝置的情況下，因為通常 的二維或平面半導體存儲裝置的集成度主要會由單位存儲單元所佔據的面積來確定，所以 集成度會受精細圖案化技術水平的影響。然而，因為為了增加圖案的精細度會需要極其昂 貴的半導體設備，所以雖然可以增加二維存儲裝置的集成度，但是仍然受到限制。

發明內容
本發明可以提供具有增加的集成度的半導體存儲裝置。 本發明的一些實施例可提供操作具有能夠存儲多位的存儲單元的半導體存儲裝 置的方法。 本發明的實施例提供三維半導體存儲裝置，三維半導體存儲裝置包括多個字線 結構，在基底上；多個有源半導體圖案，在字線結構之間；多個信息存儲元件，在字線結構 和有源半導體圖案之間。在一些實施例中，每個字線結構包括彼此分隔開並順序堆疊的多 條字線，有源半導體圖案包括交替布置並具有彼此不同的導電類型的多個電極區域和多個 溝道區域。 —些實施例提供的是，構成一個有源半導體圖案的電極區域和溝道區域連續布 置，每個溝道區域直接接觸與該溝道區域相鄰的兩個電極區域。 在一些實施例中，多條位線設置為連接電極區域中的對應的電極區域，位線被設
置在所述字線結構中的字線結構上方或下方以與所述字線交叉。 一些實施例提供的是，位
線包括第一位線，連接電極區域中的與奇數有源半導體圖案對應的電極區域；第二位線，
連接電極區域中的與偶數有源半導體圖案對應的電極區域並與所述第一位線電分離。在一
些實施例中，第一位線設置在字線結構上方，第二位線設置在字線結構下方。
—些實施例包括多條位線，與字線結構上方或下方交叉；多個開關元件，設置在
電極區域中的電極區域和位線中的位線之間，以控制電極區域中的電極區域和位線中的位
線之間的電連接。在一些實施例中，開關元件中的開關元件被構造為將一對相鄰的有源半
導體圖案中的一個有源半導體圖案的電極區域中的電極區域電連接到位線中的對應的位
線，並被構造為使所述一對相鄰的有源半導體圖案中的另一個有源半導體圖案的電極區域
中的電極區域與位線電分離。 在一些實施例中，基底包括設置有字線結構的單元陣列區域和設置有外圍電路的 外圍區域。 一些實施例提供的是，字線結構設置的層次高於外圍電路下方的基底的層次。
—些實施例包括多條位線，與字線結構上方或下方交叉；多個開關元件，設置在所述電極區域中的電極區域和位線之間，以控制電極區域和位線之間的電連接；多個MUX 電路，連接到位線，以選擇位線中的至少一條位線。 一些實施例提供的是每個MUX電路被構 造為獨立地操作。 本發明的一些實施例包括操作如這裡描述的三維半導體存儲裝置的方法。所述方 法可以包括通過選擇性地控制穿過存儲單元電晶體的電流通路來選擇單元的步驟，存儲單 元電晶體包括字線、有源半導體圖案和信息存儲元件。在一些實施例中，選擇單元的步驟包 括將選擇字線電壓施加到構成選擇的存儲單元電晶體的選擇字線；將低於選擇字線電壓 的未選字線電壓施加到至少一個未選的存儲單元電晶體的字線；將源極電壓施加到構成選 擇的存儲單元電晶體的電極區域中的一個電極區域，並將漏極電壓施加到所述電極區域中
的另一個電極區域。 在一些實施例中，存儲單元電晶體的信息存儲元件均包括分別與對應的存儲單元 電晶體的兩個電極區域相鄰的第一存儲區域和第二存儲區域。對應的方法可以包括將電 荷局部地注入到第一存儲區域中，以執行第一編程操作；將電荷局部地注入到第二存儲區 域中，以執行第二編程操作。 —些實施例提供的是，通過選擇性地控制穿過存儲單元電晶體的電流通路以選擇 單元來執行第一編程操作和第二編程操作。在一些實施例中，選擇用於第一編程操作和第 二編程操作的的單元的步驟包括選擇字線電壓、源極電壓、漏極電壓，從而引起熱載流子注 入現象。
在一些實施例中，第一編程操作包括將漏極電壓施加到與第一存儲區域相鄰的 電極區域；將源極電壓施加到與第一存儲區域分隔開的電極區域。一些實施例提供的是，第 二編程操作包括將漏極電壓施加到與第二存儲區域相鄰的電極區域；將源極電壓施加到 與第二存儲區域分隔開的電極區域。 —些實施例提供的是，在第一編程操作或第二編程操作中，將未選字線電壓施加 到(i)不包括選擇字線並構成與選擇字線相鄰的字線結構的字線；(ii)包括選擇字線的 字線結構中包括的其他的字線。 在一些實施例中，存儲單元電晶體的信息存儲元件包括分別與對應的存儲單元晶 體管的電極區域中的兩個電極區域相鄰的第一存儲區域和第二存儲區域，所述方法包括 執行根據與利用單元選擇操作注入到第一存儲區域中的電荷的量相關的穿過存儲單元晶 體管的電流的測量的第一讀取操作；執行根據與利用單元選擇操作注入到第二存儲區域中 的電荷的量相關的穿過存儲單元電晶體的電流的測量的第二讀取操作。 在一些實施例中，在第一讀取操作和第二讀取操作期間交換施加到對應的存儲單 元電晶體的兩個電極區域的電壓。一些實施例包括執行擦除操作即，通過產生字線和電極 區域之間或字線和溝道區域之間的電勢差來同時擦除存儲在多個存儲單元電晶體中的信 息。 本發明的一些實施例包括三維半導體存儲裝置。所述裝置可以包括多個字線結 構，包括在基底上彼此分隔開的多條字線；多個有源半導體圖案，布置在字線結構之間，並 包括多個電極區域和多個溝道區域。 一些實施例可以包括在字線結構和有源半導體圖案之 間的多個信息存儲元件。裝置可以包括多條位線，連接電極區域中的對應的電極區域並與 字線結構上方或下方交叉；多個開關元件，設置在電極區域中的電極區域和位線中的位線之間，以控制電極區域中的電極區域和位線中的位線之間的電連接。 在一些實施例中，開關元件中的開關元件被構造為將一對相鄰的有源半導體圖案 中的一個有源半導體圖案的電極區域中的電極區域電連接到位線中的對應的位線，並被構 造為使所述一對相鄰的有源半導體圖案中的另一個有源半導體圖案的電極區域中的電極 區域與位線電分離。 注意的是，本發明的參照一個實施例描述的方面可以包括在不同的實施例中，盡 管沒有對其進行具體的描述。即，所有實施例和/或任何實施例的特徵可以以任何方式進 行合併和/或組合。在下面闡述的描述中詳細地說明本發明的這些和其他目的和/或方面。


包括附圖以提供對於本發明的進一步的理解，並且將附圖包括在本說明書中並構 成本說明書的一部分。附圖示出了本發明的一些實施例，並與描述一起用於說明本發明的 原理。在附圖中 圖1是用於示出根據本發明一些實施例的三維半導體存儲裝置的單位單元結構 的透視圖； 圖2是用於示出根據本發明一些實施例的三維半導體存儲裝置的單元陣列的電
路圖；
視圖；




圖；




圖； 圖25和圖26是用於示出根據本發明一些實施例的操作半導體裝置的方法的透視 圖和平面圖； 圖27是示例性示出根據本發明一些實施例的存儲單元電晶體的編程方法的表；
圖28和圖29是示例性示出用於前述的四位(bit)編程的選擇位線的方法的電路 圖； 圖30和圖31是用於示出根據本發明一些實施例的半導體存儲裝置的讀取和寫入 操作的表； 圖32和圖33是用於示出根據本發明一些實施例的半導體存儲裝置的單元陣列的
圖3是用於示出根據本發明一些實施例的三維半導體存儲裝置的單元陣列的透
圖4是用於示出根據本發明一些實施例的存儲單元電晶體的操作的剖視圖5和圖6是用於示出根據本發明一些實施例的單元陣列結構的電路圖7是用於示出根據本發明一些實施例的單元陣列結構的電路圖8是用於示出根據本發明一些實施例的單元陣列結構的電路圖9和圖10是用於示出根據本發明一些實施例的單元陣列結構的平面圖和剖視
圖11和圖12是用於示出根據本發明一些實施例的單元陣列結構的透視圖； 圖13至圖18是用於示出根據本發明一些實施例的電極區域的結構的透視圖； 圖19是用於示出根據本發明一些實施例的溝道區域的電連接的透視圖； 圖20是用於示出本發明一些實施例的一個技術方面的剖視圖21至圖24是用於示出根據本發明一些實施例的製造半導體裝置的方法的透視
6電路圖和透視圖； 圖34和圖35是用於示出根據本發明一些實施例的半導體存儲裝置的單元陣列的 電路圖和透視圖； 圖36是用於示出根據本發明一些實施例的半導體存儲裝置的單元陣列的透視 圖； 圖37和圖38是用於示出根據本發明一些實施例的半導體存儲裝置的單元陣列的 電路圖和透視圖； 圖39是用於示出根據本發明一些實施例的半導體存儲裝置的單元陣列的透視 圖； 圖40和圖41是用於示出根據本發明一些實施例的製造半導體存儲裝置的方法的 透視圖； 圖42和圖43是用於示出根據本發明一些實施例的製造半導體存儲裝置的方法的 透視圖； 圖44至圖53是用於示出根據本發明一些實施例的製造半導體存儲裝置的方法的 透視圖； 圖54是示出根據本發明一些實施例的半導體存儲裝置的單元陣列結構的示意 圖； 圖55是示例性示出根據本發明一些實施例的半導體存儲裝置的單元陣列結構的 透視圖； 圖56是用於示出根據本發明一些實施例的半導體存儲裝置的扇區的電路圖；
圖57是示意性示出根據本發明一些實施例的設置有閃速存儲裝置的存儲卡1200 的框圖； 圖58是示意性示出根據本發明一些實施例的設置有閃速存儲系統1310的信息處 理系統的框圖。
具體實施例方式
現在，將在下文中參照示出了本發明實施例的附圖來更充分地描述本發明。然而， 本發明不應該被理解為局限於在此提出的實施例。相反，提供這些實施例使本公開將是徹 底的和完全的，並將使本發明的範圍充分地傳達給本領域的技術人員。 應該理解的是，儘管在這裡可使用術語第一、第二等來描述不同的元件，但是這些 元件並不應受這些術語的限制。這些術語僅是用來將一個元件與另一個元件區分開來。因 此，在不脫離本發明的範圍的情況下，下面討論的第一元件可被命名為第二元件。另外，如 這裡所使用的，除非上下文另外明確指出，否則單數形式也意圖包括複數形式。還將理解的 是，如這裡所使用的，術語"包含"或"包括"是開放式的，包括一個或多個所述元件、步驟和 /或功能且不排除一個或多個未提及的元件、步驟和/或功能。術語"和/或"包括一個或 多個相關所列項的任意組合和所有組合。 還應該理解的是，當將元件稱為"連接"到另一元件時，它可以直接連接到另一元 件，或者可以存在中間元件。相反，當將元件稱為"直接連接"到另一元件時，不存在中間元 件。還應該理解的是，示出的元件的尺寸和相對方位不是按比例示出的，在一些示例中，為
7了說明的目的而將它們誇大。相同的標號始終表示相同的元件。 除非另有定義，否則這裡使用的所有術語(包括技術術語和科學術語)具有與本 發明所屬領域的普通技術人員所通常理解的意思相同的意思。將進一步理解，除非這裡明 確定義，否則術語例如在通用的字典中定義的術語應該被解釋為具有與相關領域的上下文 中它們的意思相一致的意思，而不是理想地或者過於正式地解釋它們的意思。現在，將在下 文中參照示出了本發明優選實施例的附圖來更充分地描述本發明。然而，本發明可以以許 多不同的形式來實施，而不應被理解為局限於在此提出的實施例。相反，提供這些實施例使 本公開將是徹底的和完全的，並將使本發明的範圍充分地傳達給本領域的技術人員。
應該理解的是，前述的一般性示出和後面的詳細描述是示例性的，提供了要求保 護的發明的額外的說明。 在本發明的一些實施例中詳細地指明了標號，其示例示出在附圖中。在整個附圖 中，相同的標號用於指示描述和附圖中的相同或相似的元件。 圖1是用於示出根據本發明一些實施例的三維半導體存儲裝置的單位單元結構 的透視圖。 參照圖l，三維半導體存儲裝置可以包括至少一條字線(WL)、至少一個有源半導 體圖案(ASP)、位於至少一條字線(WL)和至少一個有源半導體圖案(ASP)之間的存儲層 (ML)。有源半導體圖案(ASP)可以為提供半導體特性的材料中的至少一種，並可以包括至 少一個電極區域(ER1、ER2)和位於電極區域之間的至少一個溝道區域(CR)。
—些實施例提供的是， 一對電極區域(ER1和ER2)和位於這對電極區域(ER1和 ER2)之間的一個溝道區域(CR)可以構成三維存儲裝置的單位存儲單元。溝道區域(CR) 可以為輕摻雜有第一導電類型雜質的半導體，電極區域(ER1和ER2)可以為重摻雜有第二 導電類型雜質的半導體。例如，溝道區域(CR)可以為輕摻雜的p型矽(p-Si)，電極區域 (ER1和ER2)可以為重摻雜的n型矽(n+Si)，或者，溝道區域(CR)可以為輕摻雜的n型矽 (n-Si)，電極區域(ER1、ER2)可以為重摻雜的p型矽(p+Si)。因此，電極區域(ER1和ER2) 和溝道區域(CR)可以形成npn結構或pnp結構。 在一些實施例中，字線(WL)被構造為控制溝道區域(CR)的電勢，並可以被用作 存儲單元電晶體的控制電極區域(ER1和ER2)之間的電流通路的柵電極。為此目的，字線 (WL)可以由導電材料中的至少一種形成。 存儲層(ML)設置在字線(WL)和溝道區域(CR)之間，並可以被用作存儲單元晶體 管的柵極電介質。存儲層(ML)可以包括用於電荷存儲的薄膜。例如，存儲層(ML)可以包 括具有捕獲位(tr即site)的電介質中的一種和/或電隔離的導電材料中的一種。
另外，電極區域(ER)可以電連接到與字線(WL)交叉的位線(BL)。位線(BL)彼 此電分開，可以將兩個不同的電壓交替地施加到位線(BL)，從而可以通過鏡位操作方法 (Mirror-bit operating method)來存儲數據。將參照圖5至圖18來更詳細地描述本發明 的涉及位線的結構和布局的技術特徵。 圖2是示出根據本發明一些實施例的三維半導體存儲裝置的單元陣列的電路圖。 圖3是用於示出根據本發明一些實施例的三維半導體存儲裝置的單元陣列的透視圖。為了 簡化描述，可以省略實施例的已經參照圖1進行了說明的技術特徵的描述。
參照圖2和圖3，三維半導體存儲裝置包括兩個或更多個字線結構(WLS)、位於兩個或更多個字線結構之間的兩個或更多個有源半導體圖案(ASP)、位於字線結構(WLS)和 有源半導體圖案(ASP)之間的存儲層(ML)，這樣構成了三維排列的存儲單元電晶體。
如圖所示，每個字線結構(WLS)可以包括位於不同的層次(level)處的兩條或更 多條字線(WL)和位於兩條或更多條字線之間的電介質。每條字線(WL)可以被用作存儲單 元電晶體的柵電極。每個有源半導體圖案(ASP)可以包括兩個或更多個電極區域(ER)和 位於電極區域(ER)之間的兩個或更多個溝道區域(CR)。電極區域(ER)和溝道區域(CR) 彼此接觸，可以交替排列，並可以具有不同的導電類型，如圖1中所示。
根據本發明的一些實施例的一方面，因為電極區域(ER)和溝道區域(CR)彼此接 觸並交替排列，所以可以基本由有源半導體圖案(ASP)和存儲層(ML)填充字線結構(WLS) 之間的空間。即，相鄰的溝道區域(CR)可以不是通過絕緣體電分離，而是可以通過導電類 型與溝道區域(CR)的導電類型不同的半導體材料(例如，電極區域(ER))電分離。
同時，根據上述布局，一條字線(WL)設置為面對設置在所述字線(WL)兩側處的 一對有源半導體圖案(ASP)，一個有源半導體圖案(ASP)設置為面對設置在所述有源半導 體圖案(ASP)兩側處的一對字線結構(WLS)。結果，可以通過一對相鄰的有源半導體圖案 (ASP)之間的一條字線來控制所述一對相鄰的有源半導體圖案(ASP)的電勢。S卩，一條字線 (WL)可以被用作與所述字線(WL)相鄰的兩個存儲單元電晶體的共柵電極。
類似地，可以通過與一個有源半導體圖案(ASP)相鄰的一對字線(WL)來控制所 述一個有源半導體圖案(ASP)的兩個側壁的電勢。這裡，為了獨立地控制有源半導體圖案 (ASP)的側壁的電勢，彼此相鄰的一對字線(WL)可以被構造為可以將不同的電壓施加到所 述一對字線(WL)。例如，第2i-l字線可以形成為與第2i字線分開，其中，i為自然數。在 這樣的情況下，一個有源半導體圖案(ASP)可以被用作兩個電晶體的共有源區域，所述兩 個電晶體分別將與所述一個有源半導體圖案(ASP)相鄰的兩條字線用作柵電極。
圖4是用於示出根據本發明一些實施例的存儲單元電晶體的操作的剖視圖。
參照圖4，如上所述，字線(WL)可以被用作存儲單元電晶體的柵電極。即，可以通 過施加到字線(WL)的電壓在溝道區域(CR)中形成反 轉區域(IR， inversion region)。反 轉區域(IR)可以電連接位於對應的溝道區域(CR)的兩側處的電極區域(ER)。當電連接電 極區域(ER)時，對應的存儲單元電晶體可以導通。 這裡，因為存儲在存儲層(ML)中的信息(例如電荷)會影響溝道區域(CR)的電 勢，所以反轉區域(IR)的形成或存儲單元電晶體的導通會依賴於存儲在存儲層(ML)中的 信息。根據本發明的一些實施例，可以通過根據經過連接到電極區域(ER)的互連線(例如， 位線)的讀取電流的測量來讀取存儲在存儲層(ML)中的信息。 根據本發明一些實施例的存儲單元電晶體的寫入操作可以包括利用夾斷現象 (pinch-off phenomenon)將電荷注入到存儲層(ML)中。夾斷現象是指當柵電極和漏電 極之間的電勢小於閾值電壓時在與漏電極相鄰的區域中不形成溝道區域(即，反轉區域 (IR))。在這種情況下，因為大電場可以形成在漏電極和形成的溝道區域之間，所以夾斷區 域中的電荷可以具有很大的動能，並因此可以被注入到存儲層(ML)中。
同時，因為電極區域(ER)和溝道區域(CR)可以厚於每條字線(WL)或字線結構 (WLS)，所以電極區域(ER)和溝道區域(CR)可以形成為面對這兩條或更多條字線(WL)。因 此，在反轉區域(IR)沒有局部地形成在選擇的字線周圍而是在與反轉區域(IR)的上部或下部相鄰的字線周圍延伸的情況下，在寫入操作或讀取操作中會產生錯誤。 根據本發明的一些實施例，字線(WL)之間的豎直間隔(dl) ( SP，字線(WL)之間的
絕緣層(未示出)的厚度)可以大於反轉區域(IR)的延伸寬度(d2)。在這樣的情況下，因
為反轉區域(IR)沒有延伸到未選擇的字線的側表面，所以可以防止寫入操作或讀取操作
中的上述的錯誤。 圖5和圖6是用於示出根據本發明一些實施例的單元陣列結構的電路圖。
如圖5中所示，選擇電晶體(Sel. TR)可以二維地布置在有源半導體圖案(ASP)下 方。在一些實施例中，如圖6中所示，選擇電晶體(Sel.TR)可以二維地布置在有源半導體圖 案(ASP)上方。可以由選擇線(Sel. Line)來連接選擇電晶體(Sel.TR)的柵電極，可以由 與選擇線(Sel. Line)交叉的位線來連接選擇電晶體的漏電極(或源電極)，電極區域(ER) 可以連接到選擇的電晶體(Sel.TR)的源電極(或漏電極)。 在這樣的情況下，因為每條選擇線(Sel. Line)可以控制選擇電晶體(Sel. TR)的 導通/截止操作，所以每條選擇線(Sel. Line)可以控制位線(BL)和電極區域(ER)之間的 電連接。例如，在選擇一條選擇線(Sel. Line)和兩條相鄰的位線(BL)的情況下，可以獨立 地選擇連接到由所述一條選擇線(Sel. Line)和所述兩條相鄰的位線(BL)選擇的兩個相鄰 的選擇電晶體(Sel. TR)的兩個電極區域(ER)。因此，當將不同的電壓施加到選擇的兩條位 線(BL)並且設置在所述選擇的兩條位線(BL)上方或下方的存儲單元之一被施加到預定的 字線的電壓導通時，可以產生穿過所述導通的存儲單元的電流。 同時，在交換施加到選擇的兩條位線(BL)的電壓的情況下，電流可以沿與上面描 述的情況中的電流所沿的方向相反的方向流動。將參照圖27至圖29來更詳細地描述這樣 的電流方向的改變，並可以將這樣的電流方向的改變用作在一個存儲單元中存儲兩位的方 法。根據本發明的一些修改實施例，可以將選擇線(Sel. Line)分組，並且每組選擇線可以 包括具有相等的電勢的至少一條選擇線(Sel. Line)。 圖7是用於示出根據本發明一些其他的實施例的單元陣列結構的電路圖。為了便 於描述，可以省略對於實施例的與參照圖5和圖6描述的技術特徵有所重疊的技術特徵的 描述。 參照圖7，選擇電晶體(Sel. TR)可以二維地布置在有源半導體圖案(ASP)下方。 與上面參照圖5描述的實施例相反，一些實施例提供的是，一對選擇電晶體(Sel.TR)共用 共連接到位線(BL)的漏電極，電極區域(ER)連接到選擇電晶體(Sel. TR)的源電極。結果， 選擇電晶體(Sel.TR)的布局結構可以與公知的DRAM的存儲單元電晶體的布局結構基本相 同。 圖8是示出根據本發明一些其他的實施例的單元陣列結構的電路圖，圖9和圖10 是用於示出圖8的實施例的平面圖和剖視圖。具體地講，圖10是沿圖9的虛線I-I'截取 的剖視圖。 參照圖8至圖10，單元陣列結構可以包括分別布置在字線結構(WLS)上方和下方 的頂部位線(T.BL)和底部位線(B.BL)。頂部位線(T.BL)和底部位線(B. BL)可以連接到 不同的電極區域(ER)。例如，如圖8和圖10中所示，頂部位線(T. BL)可以連接到偶數電極 區域的頂部，底部位線(B.BL)可以連接到奇數電極區域的底部。 在這樣的情況下，可以通過選擇預部位線(T. BL)來實現將偶數電極區域用作源電極/漏電極的存儲單元電晶體的電存取。類似地，可以通過選擇底部位線(B.BL)來實現將奇數電極區域用作源電極/漏電極的存儲單元電晶體的電存取。通過將這些位線分開，可以獨立地選擇一個存儲單元而不用單獨的開關元件。例如，通過選擇一對相鄰的頂部位線(T.BL)和一條字線(WL)，可以選擇將選擇的對應的字線(WL)用作共柵電極的兩個存儲單元電晶體之一。同樣，可以通過選擇一對相鄰的底部位線(B.BL)來獨立地選擇另一存儲單元電晶體。 如圖10中所示，底部位線(B.BL)和頂部位線(T.BL)可以通過塞24、34連接到電極區域(ER)。塞24、34可以包含從由導電材料(例如，金屬材料、金屬矽化物和/或多晶矽等)組成的組中選擇的至少一種。在一些實施例中，電極區域(ER)可以包括溝道區域(CR)、接觸存儲層(ML)的半導體層12、設置到半導體層12中的塞電極14。塞電極14可以包含從由導電材料(例如，金屬材料、金屬矽化物和/或多晶矽等)組成的組中選擇的至少一種，並還可以包括用於與半導體層12歐姆接觸的阻擋金屬層(barrier metal layer)。
—些實施例提供的是，為了實現本發明的技術精神，塞24、34或塞電極14是可選的，並可以通過各種修改實施例來實現塞24、34或塞電極14。 圖11和圖12是用於示出根據本發明一些修改實施例的單元陣列結構的透視圖。
參照圖ll，單元陣列結構可以包括第一位線(BL1)，設置在字線結構(WLS)的頂部處；第二位線(BL2)，設置在字線結構(WLS)的頂部處。第一位線(BL1)和第二位線(BL2)可以連接到偶數電極區域和奇數電極區域的頂部區域。為此，如圖12中所示，第二位線(BL2)可以設置在第一位線(BL1)之間，並可以在第一位線(BL1)下方延伸，以包括連接到奇數電極區域的延伸部分(BL_ext)。 S卩，第一位線(BL1)可以設置在電極區域(ER)上方並與字線(WL)交叉，第二位線(BL2)可以設置在溝道區域(CR)上方並與字線(WL)交叉。
同時，為了第二位線(BL2)和溝道區域(CR)之間的電分離，可以將溝道區域(CR)的頂表面與第二位線(BL2)的底表面分開預定的距離(d3)，如圖11中所示。在這樣的情況下，為了第二位線(BL2)和電極區域(ER)之間的電連接，可以將電極區域(ER)和溝道區域(CR)形成為具有與上面的距離(d3)對應的高度差。根據一些實施例，第二位線(BL2)和電極區域(ER)可以通過設置在第二位線(BL2)和電極區域(ER)之間的單獨的塞(例如，圖10的塞34)電連接。 圖13至圖18是用於示出根據本發明一些實施例的電極區域的結構的透視圖。
參照圖13和圖14，電極區域可以包括接觸溝道區域(CR)的半導體層12。半導體層12可以為導電類型與溝道區域(CR)的導電類型不同的半導體。例如，溝道區域(CR)可以為輕摻雜的P型矽，電極區域(ER)的半導體層12可以為重摻雜的n型矽。這裡，溝道區域(CR)和半導體層12可以具有單晶結構和/或多晶結構。 如圖13中所示，在位線(BL)設置在電極區域(ER)上方的情況下，如上所述，位線(BL)可以通過頂部塞34連接到電極區域(ER)的頂部區域。如圖14中所示，在位線(BL)設置在電極區域(ER)下方的情況下，位線(BL)可以直接連接到電極區域(ER)的底部區域。然而，如圖10中所示，位線(BL)和電極區域(ER)可以通過單獨的底部塞24電連接。
參照圖15至圖18，與上面參照圖10和圖11描述的實施例中相同，電極區域(ER)可以包括接觸溝道區域(CR)的半導體層12和插入到半導體層12中的塞電極14。塞電極14可以穿透半導體層12，或可以插入到半導體層12中，從而具有低於最下方的字線(WL)的頂表面的底表面，如圖15中所示。 半導體層12可以為導電類型與溝道區域(CR)的導電類型不同的半導體。例如，溝道區域(CR)可以為輕摻雜的p型矽，電極區域(ER)的半導體層12可以為重摻雜的n型矽。這裡，溝道區域(CR)和半導體層12可以具有單晶結構和/或多晶結構。雖然電極區域(ER)的半導體層12可以包含高濃度的雜質從而具有導電性，但是一些實施例提供的是，半導體層12的電阻率可以高於金屬的電阻率。 塞電極14可以由電阻率相對低於半導體層12的電阻率的材料組成的組中選擇的一種形成。例如，塞電極14可以為從由金屬材料、金屬氮化物和/或金屬矽化物等組成組中選擇的至少一種。在這樣的情況下，可以減少因半導體層12的高電阻率導致的諸如低操作速度和/或高功耗的技術問題。 —些實施例提供的是，在半導體層12和塞電極14之間材料種類的差異會在半導體層12和塞電極14之間形成非歐姆接觸。根據一些實施例，塞電極14可以包含用於歐姆接觸的材料(例如，金屬氮化物)以解決這樣的技術問題。 在一些實施例中，塞電極14的頂表面可以高於半導體層12。因此，在例如上面參照圖IO描述的實施例中，通過利用用於形成塞電極14的工藝，使頂部位線(T.BL)與電極區域(ER)連接的頂部塞34可以與塞電極14同時形成。 如圖16中所示，絕緣層30可以進一步形成在字線結構(WLS)之間。溝道區域(CR)和電極區域(ER)可以設置在絕緣層30和字線結構(WLS)之間。例如，在利用氣相沉積技術以相同的厚度形成溝道區域(CR)和電極區域(ER)的情況下，可以在字線結構(WLS)之間進一步形成間隙區域，並可以利用絕緣層30來填充間隙區域。在這樣的情況下，形成塞電極14可以包括將絕緣層30圖案化以形成暴露電極區域(ER)的內壁的孔35以及利用導電材料填充所述孔。 至少一些位線(BL)可以連接到字線結構(WLS)的底部處的電極區域的底部區域。在這樣的情況下，位線(BL)可以為形成在基底中的雜質區域和/或形成在基底上的單獨的導電圖案。在位線(BL)由與半導體層12的材料不同的材料形成情況下，可以在位線(BL)和半導體層12之間進一步形成用於歐姆接觸的薄層(例如，金屬氮化物)。
圖19是用於示出根據本發明一些實施例的溝道區域的電連接的透視圖。
參照圖19，溝道區域(CR)可以電連接到設置在溝道區域(CR)上的阱恢復線(wellpick-up line)40。因此，可以通過阱恢復線40控制溝道區域(CR)的電勢。根據一些實施例，阱恢復線40與字線(WL)交叉並電連接溝道區域(CR)。為了阱恢復線40和電極區域(ER)之間的電分離，可以在阱恢復線40和電極區域(ER)之間進一步設置絕緣材料。
在一些實施例中，如圖17中所示，溝道區域(CR)可以電連接到基底(或形成在基底中的阱區域)。在這樣的情況下，可以通過形成在單元陣列區域的預定區域上的單獨的恢復線(未示出)來控制基底或阱區域的電勢。 圖20是用於示出根據本發明的一些實施例的一個技術方面的剖視圖。
參照圖20，基底(Sub)可以包括單元陣列區域和外圍區域。在單元陣列區域上，可以三維地布置參照圖1至圖19描述的存儲單元電晶體。即，單元陣列區域可以包括構成上述單元陣列結構的字線結構(WLS)、有源半導體圖案(ASP)、存儲層(ML)和/或位線(BL)。
在外圍區域上，可以設置有操作存儲單元電晶體的功能性電路(例如，解碼器、放大電路、感測電路等)，功能性電路可以包括集成在基底(Sub)上的外圍電晶體，如圖20中示例性示出的。外圍電晶體可以通過互連線結構電連接到存儲單元電晶體，互連線結構可以包括可連接到外圍電晶體的電極的接觸塞、焊盤、通孔塞和/或互連線。
根據一些實施例，單元陣列可以形成在層次基本高於外圍區域的基底(Sub)的頂表面的層次處。例如，字線結構(WLS)的底表面可以高於基底(Sub)的集成有外圍電晶體的頂表面。如將在下面參照圖21至圖24描述的，因為可以通過在基底(Sub)上沉積薄層並將沉積的薄層圖案化來形成字線結構(WLS)，所以根據本發明的單元陣列的豎直層次可以高於基底(Sub)的頂表面。 另外，在形成字線結構(WLS)之後，因為有源半導體圖案(ASP)可以形成在字線結構(WLS)之間，所以在材料種類、雜質濃度和/或晶體結構中的至少一個方面，有源半導體圖案(ASP)可以與基底(Sub)基本不同。 圖21至圖24是用於示出根據本發明一些實施例的製造半導體裝置的方法的透視圖。 參照圖21，可以在基底上順序交替地沉積絕緣層50和導電層60。可以通過利用例如一種或多種氣相沉積技術來形成絕緣層50和導電層60。絕緣層50可以包含從由矽氧化物層、矽氮化物層、矽氧氮化物層和/或低k電介質等組成的組中選擇的至少一種。導電層60是可用作字線(WL)的薄層，並可以包括從由重摻雜的多晶矽層、金屬層、金屬矽化物層和/或金屬氮化物層等組成的組中選擇的至少一種。 在導電層60上，可以形成具有關於絕緣層50和導電層60的蝕刻選擇性的掩模圖案70。根據一些實施例，掩模圖案70可以為光致抗蝕劑圖案，並可以形成為線形和/或條形，如圖所示。 參照圖22，可以利用掩模圖案70作為蝕刻掩模來圖案化絕緣層50和導電層60，以形成限定字線(WL)的形狀的線形的開口 55。 S卩，通過開口 55暴露字線(WL)的側壁，順序堆疊在兩個相鄰的開口 55之間的字線(WL)構成上述的字線結構(WLS)。然後，可以去除掩模圖案70。 在一些修改實施例中，順序交替沉積絕緣層50和半導體層60的操作以及圖案化沉積的絕緣層50和導電層60以形成開口 55的操作可以被交替重複地執行兩次或更多次。
參照圖23，可以在開口 55中順序地形成存儲層(ML)和半導體層80。根據一些實施例，存儲層(ML)可以包括電荷存儲層。例如，存儲層(ML)可以包括矽氮化物層，存儲層(ML)還可以包括從由矽氧化物層和/或高k電介質等組成的組中選擇的至少一種。
半導體層80可以為包含低濃度的第一導電類型雜質的半導體材料。根據一些實施例，半導體層80可以為通過利用化學氣相沉積形成的輕摻雜的p型矽層。根據一些其他的實施例，半導體層80可以為通過利用基底作為種子生長出的外延層。在這樣的情況下，在形成半導體層80之前，可以進一步執行在開口 55的底部處蝕刻存儲層(ML)以暴露基底的頂表面的操作，從而將基底用作種子層。如上面參照圖5、圖7、圖8所描述的，在電極區域(ER)電連接到下面的位線(BL)的實施例的情況下，為了這樣的電連接，可以進一步在開口 55的底部處蝕刻存儲層(ML)。 然後，為了節點分離，可以進一步執行半導體層80和存儲層(ML)的回蝕工藝(etch-back process)。在這樣的情況下，半導體層80可以在字線結構(WLS)之間水平地分離，如圖所示。覆蓋蝕刻工藝(blanket etch process)可以包括可以使用具有關於絕緣層50蝕刻選擇性的蝕刻劑(etch recipe)的化學機械剖光。 參照圖24，將半導體層80圖案化以形成二維排列的孔85。孔85可以形成得很深，使得孔85的底表面與構成字線結構(WLS)的最下面的字線(WL)相鄰。然後，可以將第二導電類型的雜質以高濃度注入和/或擴散到半導體層80的通過孔85暴露的內壁中，以在位於孔85周圍的半導體層80中形成第二導電類型的半導體層12。 在形成了填充孔85的導電材料之後，可以執行節點分離工藝以形成連接到半導
體層80的塞電極14。塞電極14可以由從金屬材料、金屬矽化物和/或金屬氮化物等組成
的組中選擇的至少一種形成，並可以包括用於上述的歐姆接觸的阻擋金屬層。 根據一些實施例，在形成了塞電極14之後，或者在形成導電層60之前，可以進一
步執行形成用於與電極區域(ER)電連接的位線的操作。 根據一些修改實施例，與圖23中示出的實施例相反，可以基本相同地(Conformally)形成半導體層80，半導體層80的厚度可以小於字線結構(WLS)之間的間隔的一半。在這樣的情況下，可以在一對相鄰的字線結構(WLS)之間形成沒有被半導體層80填充的間隙區域。根據這樣的修改實施例，可以利用絕緣材料30來填充間隙區域，與參照圖16描述的實施例中相同。另外，在形成絕緣材料之前和/或之後，可以形成暴露間隙區域的內壁的孔，然後，可以執行用於形成電極區域(ER)的離子注入工藝和/或離子擴散工藝。 圖25和圖26是用於分別示出根據本發明一些實施例的操作半導體裝置的方法的透視圖和平面圖。圖27是示出根據本發明一些實施例的存儲單元電晶體的示例性編程方法的表。 參照圖25和圖26，當將高於閾值電壓的電壓施加到一條字線(例如，WL21)時，可以在與所述一條字線(WL21)相鄰的溝道區域的一個側壁中形成反轉區域(IR)。這裡，在將不同的電壓施加到兩個相鄰的電極區域(ER1和ER2)的情況下，如上參照圖4所描述的，可以通過反轉區域(IR)電連接電極區域(ER1和ER2)。 同時，當施加到電極區域(ER1和ER2)中的一個電極區域(例如，ER2)的電壓和施加到選擇的字線(WL21)的電壓之間的差小於閾值電壓(Vth)時，對應的存儲單元電晶體的溝道區域可被夾斷。如上面參照圖4所描述的，在夾斷區域中的電荷可以具有高動能，因此可以局部地注入到與對應的存儲層(ML2)的選擇的電極區域(ER2)相鄰的存儲區域(MR3)中。根據本發明一些實施例的存儲裝置的單元電晶體的編程方法可以使用這樣的熱載流子注入。 當交換施加到電極區域(ER1和ER2)的電壓時，形成夾斷區域的部分也可以改變。因此，電荷可以局部地注入到與新選擇的電極區域(即，ER1)相鄰的存儲區域(MR4)中。結果，根據這樣的編程方法，可以在選擇的字線(WL21)和選擇的溝道區域(CR)之間的一個存儲層(ML2)中存儲兩位。在選擇與選擇的溝道區域(CR)相鄰的另一條字線(WL11)的情況下，可以同樣地在與選擇的字線(WL11)相鄰的另一個存儲層(ML1)中存儲兩位。結果，根據本發明的一些實施例，為了在一個溝道區域(CR)中存儲四位，在編程期間可共用一對相鄰的字線之間的一個溝道區域(CR)。 同時，為了防止在預定的編程操作中的不期望的編程，可以將與選擇的字線(WL21)相鄰的其他字線(WL11、WL12、WL22)連接到低於閾值電壓(Vth)的電壓(例如，地電壓)或者將與選擇的字線(WL21)相鄰的其他字線(WLll、 WL12、 WL22)浮置，如圖27中所示。 圖28和圖29是示出用於上述四位編程的選擇位線的示例性方法的電路圖。應該理解的是，提供這些電路圖作為示例，以示出本發明的技術精神。就此，可以對施加電壓、操作方法等進行各種修改。 參照圖28，可以將可導通對應的選擇電晶體的柵極電壓(Vg)施加到預定的選擇線(Sel. Line)，可以將地電壓施加到其他的選擇線。可以將源極電壓(Vs)和漏極電壓(Vd)分別施加到相鄰的兩條位線(BL)。可以將地電壓(GND)施加到另一位線(BL)。 一些實施例提供的是，可以選擇源極電壓(Vs)和漏極電壓(Vd)，從而導致夾斷現象。在這樣的實施例中，如圖所示，可以選擇一對相鄰的電極區域(ER)，並且可以將源極電壓(Vs)和漏極電壓(Vd)施加到各個電極區域(ER)。 參照圖29，可以將源極電壓(Vs)和漏極電壓(Vd)分別施加到一對相鄰的頂部選擇線(例如，T. BL2、T. BL3)。可以將地電壓(GND)施加到其他的頂部選擇線(T. BL1、T. BL4)。在這樣的情況下，可以將源極電壓(Vs)和漏極電壓(Vd)選擇性地施加到連接到頂部選擇線(T.BL2、T.BL3)的電極區域(ER)。因此，當將編程電壓(V，)施加到一條字線時，可以僅對與選擇的字線(WL)和選擇的電極區域(ER)共同相鄰的一個存儲單元進行編程。
圖30和圖31是用於示出根據本發明一些實施例的半導體存儲裝置的讀取操作和寫入操作的表。然而，可以理解的是，僅以示例的方式來提供這些表以描述一些實施例。為此，可以對施加電壓等進行各種修改。 參照圖30，根據上述編程方法，選擇的字線和選擇的溝道區域(CR)之間的一個存儲層包括第一存儲區域(MR1)和第二存儲區域(MR2)，第一存儲區域(MR1)和第二存儲區域(MR2)可以彼此不同並因此可以存儲兩位。根據一些實施例的讀取操作可以包括感測經過對應的存儲單元電晶體的電流因分別存儲在第一存儲區域(MR1)和第二存儲區域(MR2)中的電荷的變化。為了這樣的操作，可以將讀取電壓施加到選擇的字線，可以將地電壓施加到未選擇的字線。可以將地電壓(GND)和小於大約l伏特的漏極電壓(Vd)分別施加到選擇的存儲單元電晶體的電極區域(ER1和ER2)。與編程操作類似，可以在讀取存儲在第一存儲區域中的信息的操作和讀取存儲在第二存儲區域中的信息的操作期間改變施加到電極區域(ER1和ER2)的電壓。 參照圖31，根據一些實施例的擦除操作可以包括產生可以導致字線(WL)和溝道區域(CR)之間的Fowler-Nordheim Tunneling(福勒-諾德海姆隧穿)的電勢差，以釋放注入到存儲區域(MR1、MR2)中的電荷。為此，可以將地電壓施加到選擇的塊中的所有的字線(WL)，可以將擦除電壓(VCTS)施加到選擇的塊中的所有的溝道區域，並且可以使選擇的塊中的所有的電極區域(ER)處於浮置狀態。在這樣的情況下，可以基本同時地擦除選擇的塊中的基本所有的存儲單元。根據一些修改實施例，可以採用將擦除電壓(VCTS)施加到選擇的塊中的所有的電極區域(ER)的方法。 圖32至圖39是用於示出根據本發明一些修改實施例的半導體存儲裝置的單元陣列的電路圖和透視圖。除了與位線之間或字線之間的電分離相關的技術特徵之外，根據這些修改實施例的單元陣列可以與上面描述的實施例中的單元陣列類似。因此，為了簡化描
15述，可以省略上述實施例的技術特徵的描述。另外，根據一些實施例的半導體存儲裝置的單元陣列可以包括位於不同層次處的兩條或更多條字線(WL)。然而，為了避免複雜，圖32、圖34、圖37僅示例性地示出可形成在單個層處的字線和存儲單元。 圖32和圖33是用於示出根據本發明一些第一修改實施例的半導體存儲裝置的單元陣列的電路圖和透視圖，圖34和圖35是用於示出根據本發明一些第二修改實施例的半導體裝置的單元陣列的電路圖和透視圖，圖36是用於示出根據本發明一些第三修改實施例的半導體存儲裝置的單元陣列的透視圖，圖37和圖38是用於示出根據本發明一些第四修改實施例的半導體存儲裝置的單元陣列的電路圖和透視圖，圖39是用於示出根據本發明一些第五修改實施例的半導體存儲裝置的單元陣列的透視圖。 參照圖32、圖33、圖37至圖39，字線(WL)之間的有源半導體圖案可以彼此分開，每個有源半導體圖案(ASP)可以包括一個溝道區域(CR)和設置在所述一個溝道區域(CR)的兩側的電極區域(ER)。連接到預定的字線(WL)的一個存儲單元電晶體的電極區域(ER)可以與連接到相同的字線的相鄰的存儲單元電晶體的電極區域(ER)分隔開，器件隔離圖案90可以設置在分開的兩個電極區域(ER)之間，如圖33、圖38、圖39中所示。
結果，根據一些實施例，兩條相鄰的字線(WL)之間的兩個相鄰的存儲單元電晶體可以連接到可電分離的位線(或電極區域(ER))。 S卩，兩個相鄰的存儲單元電晶體可以不共用一個電極區域(ER)(或位線)。 在上面參照圖2描述的一些實施例的情況下，因為兩個相鄰的存儲單元電晶體可以共用一個電極區域(ER)(或位線)，所以難以獨立地操作共連接到一條字線(WL)的兩個相鄰的存儲單元電晶體。然而，因為連接到兩個相鄰的存儲單元電晶體的位線可以彼此電分離，所以可以獨立地操作共連接到一條字線(WL)的存儲單元電晶體。
在這樣的情況下，可以一次編程連接到一條字線(下文中稱為選擇字線)的兩個或更多的存儲單元電晶體。例如，當將編程柵極電壓施加到選擇字線時，可以根據連接到選擇字線的兩個或更多的存儲單元電晶體的電極區域(ER)來選擇性地對所述兩個或更多的存儲單元電晶體進行編程。為此，一些實施例提供的是，因為可以獨立地控制連接到存儲單元電晶體的電極區域的電勢，所以可以實現上述的兩個或更多的存儲單元電晶體的同時編程。 參照圖34、圖35、圖37、圖38，被柵極分離絕緣層95水平分離的字線可以設置在兩個相鄰的有源半導體圖案(ASP)之間。因此，可以通過彼此不同的字線(WL)來控制字線(WL)之間的兩個有源半導體圖案(ASP)。 在上面參照圖2描述的一些實施例的情況下，因為可以將一條字線用作共柵電極以控制與所述一條字線相鄰的兩個有源半導體圖案(ASP)的電勢，所以可以同時將用於操作設置在一條字線(下文中稱為選擇字線)的一側處的存儲單元的柵極電壓施加到設置在選擇字線的另一側處的存儲單元。然而，根據這樣的實施例，因為可以通過分離的字線(WL)來控制兩個相鄰的有源半導體圖案(ASP)的電勢，所以與圖2的實施例中的數據分布特性相比，半導體存儲裝置可以具有改善的數據分布特性。 根據圖36和圖39中示出的一些第三修改實施例和一些第五修改實施例，被柵極分離絕緣層95水平分離的字線(WL)可以設置在兩個相鄰的有源半導體圖案(ASP)之間，與上面參照圖35所描述的類似。然而，根據這些實施例，存儲層(ML)可以從有源半導體圖
16案(ASP)和字線(WL)之間延伸到字線(WL)的頂表面和底表面，從而具有U形截面。存儲 層(ML)不是覆蓋字線(WL)之間的電介質的側壁，而是設置在電介質和字線(WL)之間。可 以通過下面參照圖44至圖53描述的製造方法來製造圖36和圖39中示出的半導體存儲裝置。 圖40和圖41是用於示出根據本發明第一修改實施例的製造半導體存儲裝置的方 法的透視圖。可以將參照圖21至圖23描述的製造方法相同地用於這些實施例。下面將要 描述的製造方法可以用於製造根據上面參照圖38和圖39描述的第四和第五修改實施例的 半導體存儲裝置。 參照圖23至圖40，在形成與字線(WL)交叉的掩模圖案(未示出)之後，可以利用 形成的掩模圖案來選擇性地蝕刻半導體層80，以形成溝道半導體圖案(CR)。因此，可以在 溝道半導體圖案(CR)之間和字線(WL)之間形成暴露存儲層(ML)的側壁的溝155。
參照圖41，可以形成填充溝155的電極半導體層。電極半導體層可以由導電性與 溝道半導體圖案(CR)的導電性不同且雜質濃度高於溝道半導體圖案(CR)的雜質濃度的半 導體材料形成。可以利用化學氣相沉積(CVD)來形成電極半導體層，和/或可以通過將溝 道半導體圖案(CR)的暴露的側壁用作種子的外延生長技術來形成電極半導體層。
可以將電極半導體層圖案化，以形成分開的電極半導體圖案(ER)，然後，可以在電 極半導體圖案(ER)之間形成將電極半導體圖案(ER)電分離的器件隔離圖案90。如圖所 示，可以在電極半導體圖案(ER)中進一步形成用於與位線電連接的塞電極14。
根據一些修改實施例，在用於形成溝155的蝕刻期間，還可以蝕刻存儲層(ML)以 暴露字線(WL)的側壁。在這樣的實施例中，在形成電極半導體層之前，可以進一步執行在 字線(WL)的側壁上形成薄絕緣層的操作。當剩餘存儲層(ML)時，可以進一步形成薄絕緣 層。因為不需要通過字線(WL)來控制電極區域(ER)的電勢，所以可以將薄絕緣層形成為 一定厚度，從而可以防止字線(WL)和電極區域(ER)之間的電介質擊穿。
根據一些修改實施例，可以通過利用如上面參照圖21至圖24描述的製造方法來 形成電極半導體圖案(ER)和溝道半導體圖案(CR)。在這樣的操作中，形成器件隔離圖案 90可以包括形成將一個電極半導體圖案(ER)分為兩個電極半導體圖案(ER)的溝，然後形 成填充溝的絕緣層。 圖42和圖43是示出根據本發明第二和第四修改實施例的製造半導體存儲裝置的 方法的透視圖。在這樣的實施例中，將省略與上述實施例有所重疊的技術特徵。
根據一些實施例，形成字線可以包括將構成字線結構的導電層60圖案化的兩個 不同的圖案化操作。 一個圖案化操作可以包括將導電層60圖案化，從而形成有源半導體圖 案(ASP)，如圖42中所示。另一個圖案化操作可以包括用於形成字線分離區域66的圖案化 操作，所述另一個圖案化操作可以在有源半導體圖案(ASP)之間分離導電層60，以限定字 線(WL)。然後，可以形成填充字線分離區域66的柵極分離絕緣層95。在這樣的情況下，可 以形成圖38中示出的半導體存儲裝置的單元陣列。 根據一些實施例，如圖所示，在用於限定形成有有源半導體圖案(ASP)的區域的 圖案化操作之後，可以執行用於形成字線分離區域66的圖案化操作。 根據一些其他的實施例，在執行用於形成字線分離區域66的圖案化操作之後，可 以執行用於限定用於有源半導體圖案(ASP)的區域的圖案化操作。在這樣的情況下，可以通過利用參照圖40描述的用於形成溝155的圖案化操作或者參照圖41描述的用於形成器 件隔離圖案90的圖案化操作來形成字線分離區域66。 根據一些其他的實施例，可以同時形成用於有源半導體圖案(ASP)的區域和字線 分離區域66。在這樣的情況下，可以在字線分離區域66上形成有源半導體圖案(ASP)。在 參照圖40描述的用於形成溝155的圖案化操作期間或者在參照圖41描述的用於形成器件 隔離圖案90的圖案化操作期間，可以去除字線分離區域66上的有源半導體圖案(ASP)。
圖44至圖53是用於示出根據本發明第三修改實施例和第五修改實施例的製造半 導體存儲裝置的方法的透視圖。 參照圖44和圖45，可以在半導體基底100上交替地形成犧牲層(SC1、 SC2、 SC3、 SC4、 SC5、 SC6)和柵極層間電介質51、52、53、54、55、56。犧牲層(SC1、 SC2、 SC3、 SC4、 SC5、 SC6)構成犧牲層結構(SC)，並可以被柵極層間電介質51-56分開且可以堆疊。犧牲層 (SC1-SC6)之間的柵極層間電介質51-56可以構成柵極層間電介質結構50。可以在最下面 的犧牲層(SC1)和半導體基底100之間進一步形成緩衝層110和/或如參照圖28所描述 的選擇電晶體。在還形成選擇電晶體的情況下，可以將最下面的犧牲層(SC 1)和半導體基 底100之間的間隔距離另外設置為可以大於附圖的相對尺寸。 柵極層間電介質51-56可以由從公知的電介質組成的組中選擇的至少一種形成。 例如，柵極層間電介質51-56可以包含從由矽氧化物和/或矽氮化物等組成的組中選擇的 至少一種。犧牲層(SC1-SC6)可以由可使柵極層間電介質51-56的蝕刻最小化並可被選擇 性地去除的材料形成。 其後，如圖45中所示，可以將柵極層間電介質結構50和犧牲層結構(SC)圖案化， 以形成暴露半導體基底100的頂表面的開口 55。根據一些實施例，可以以線形和/或孔形 來形成每個開口 55。 參照圖46，可以形成填充開口 55的半導體層80。如下所述，可以沿與開口 55交 叉的方向來圖案化半導體層80，可以將半導體層80用作構成存儲單元電晶體的有源半導 體圖案(ASP)。根據一些實施例，可以利用外延生長和/或化學氣相沉積等來形成半導體層 80。 根據修改的實施例，可以通過化學氣相沉積來形成半導體層80從而共同地覆蓋 開口 55的內壁。在這樣的情況下，可以利用絕緣體(例如，矽氧化物、矽氮化物和/或空 氣)來填充開口 55中剩餘的空間。 參照圖47，可以將柵極層間電介質結構50和犧牲層結構(SC)再次圖案化，以形成 暴露半導體基底IOO或緩衝層110的在開口 55之間的頂表面的準備字線分離區域66'。 即，在相鄰的半導體層80之間形成準備字線分離區域66'，在一些實施例中，可以在相鄰 的半導體層80的中部處形成準備字線分離區域66'。結果，準備字線分離區域66'可以 暴露柵極層間電介質51-56和犧牲層(SC1-SC6)的側壁。 —些實施例提供的是，可以利用用於形成上述的開口 55的蝕刻工藝來相同地形 成準備字線分離區域66'。這裡，可以將緩衝層110用作防止半導體基底100過度凹陷的 蝕刻停止層。 參照圖48，可以去除由準備字線分離區域66'暴露的犧牲層(SC1-SC6)。結果， 如圖所示，可以在柵極層間電介質51-56之間形成暴露半導體層80的側壁的柵極區域67。根據一些實施例，在去除犧牲層(SC1-SC6)的同時，可以去除緩衝層110，如圖所示。根據一 些修改實施例，可以不去除緩衝層110從而可以留下緩衝層110。 在一些實施例中，可以通過使用具有關於半導體基底100和/或半導體層80的蝕 刻選擇性的蝕刻劑來執行犧牲層(SC1-SC6)的去除。此外，可以通過幹蝕刻和/或溼蝕刻 來執行犧牲層(SC1-SC6)的去除。在一些實施例中，可以通過各向同性蝕刻來執行犧牲層 (SC1-SC6)的去除。 參照圖49，可以在形成有柵極區域67的所得結構上形成存儲層(ML)。存儲層(ML) 可以包括阻擋電介質、電荷存儲層和/或隧道電介質。根據一些實施例，可以形成隧道電介 質，從而至少覆蓋半導體層80的通過柵極區域67暴露的側壁。可以形成電荷存儲層和阻 擋電介質，從而共同地覆蓋形成有隧道電介質的所得結構。 根據一些實施例，如上所述，因為可以通過柵極區域67來暴露半導體層80的側 壁，所以可以在半導體層80的被暴露的表面上直接形成熱氧化物層。根據一些實施例的隧 道電介質可以為通過這樣的方法形成的熱氧化物層。可以在形成熱氧化物層的操作期間修 復半導體層80的會因前面的工藝操作導致的表面損傷。 可以利用提供優良的臺階覆蓋(st印coverage)的薄膜形成方法(例如，化學氣
相沉積和/或原子層沉積)來形成電荷存儲層和阻擋電介質。可以通過利用傳統的技術來
改變或修改形成電荷存儲層和阻擋電介質的方法以及形成的薄層的種類。 參照圖50，可以在形成有存儲層(ML)的所得結構上形成填充準備字線分離區域
66'和柵極區域67的柵極導電層60。可以利用提供優良的臺階覆蓋的至少一種薄膜形成
技術來形成柵極導電層60。柵極導電層60可以為從由多晶矽層、矽化物層和/或金屬層等
組成的組中選擇的至少一種。 參照圖51和圖52，可以將柵極導電層60圖案化，以形成限定電分離的字線的字線 分離區域66。這裡，如在先前相同的實施例中，字線(WL)構成字線結構並被柵極層間電介 質51-56豎直分離。然後，如圖52中所示，可以形成填充字線分離區域66的柵極分離電介 質95。 —些實施例提供的是，形成字線分離區域66可以包括形成光致抗蝕劑圖案，然 後利用形成的光致抗蝕劑圖案作為蝕刻掩模來各向異性地蝕刻柵極導電層60。在這樣的實 施例中，為了字線(WL)的電分離，可以形成光致抗蝕劑圖案，從而暴露大於準備字線分離 區域66'的面積。 根據一些其他的實施例，形成字線結構可以包括利用存儲層(ML)或柵極層間電 介質結構50的最上面的層56作為蝕刻掩模來各向異性地蝕刻柵極導電層60。這裡，為了 字線(WL)的電分離，形成字線結構可以包括在執行各向異性蝕刻之後，各向同性地蝕刻 字線(WL)的被字線分離區域66暴露的側壁。根據一些其他的實施例，可以進一步去除柵 極層間電介質結構50的暴露在字線分離區域66處的側壁上的存儲層(ML)。
參照圖53，可以將半導體層80圖案化以形成溝155，溝155可以將半導體層80分 為多個溝道半導體圖案(CR)。形成溝155可以包括形成與字線交叉的掩模圖案，然後利 用形成的掩模圖案作為蝕刻掩模各向異性地蝕刻半導體層80。然後，可以在溝155中形成 半導體層(未示出)。在這樣的情況下，可以將半導體層用作圖36中示出的電極半導體圖 案(ER)，可以完成圖36中示出的半導體存儲裝置的單元陣列。
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—些修改實施例提供的是，可以利用參照圖40和圖41描述的製造方法來形成電 極半導體圖案(ER)。在這樣的實施例中，可以將每個溝155形成為具有一定寬度，從而每個 溝155的內部可以被兩個電極半導體圖案(ER)和一個器件隔離圖案90填充。在參照圖53 描述的工藝之後應用參照圖40和圖41描述的製造方法的情況下，可以形成圖39中示出的 半導體存儲裝置的單元陣列。 圖54是示出根據本發明一些實施例的半導體存儲裝置的單元陣列結構的示意 圖。圖55是示例性示出根據本發明一些實施例的半導體存儲裝置的單元陣列結構的透視 圖。 參照圖54和圖55，半導體存儲裝置的單元陣列包括至少一個存儲塊(匪BL)。存 儲塊(匪BL)可以包括三維布置的存儲單元電晶體，並還可以包括兩個或更多個參照圖2描 述的字線結構、位於兩個或更多個字線結構之間的兩個或更多個有源半導體圖案(ASP)、位 於字線結構(WLS)和有源半導體圖案(ASP)之間的存儲層(ML)。如上面參照圖1至圖53 描述的，每個字線結構(WLS)可以包括位於不同層次處的兩條或更多條字線、位於兩條或 更多條字線之間的電介質。此外，每個有源半導體圖案(ASP)可以包括兩個或更多個電極 區域(ER)、兩個或更多個溝道區域(CR)。 選擇電晶體區域(STR)可以設置在存儲塊(匪BL)下方，如圖55中所示，在參照 圖5至圖7描述的實施例中的選擇電晶體(Sel. TR)可以設置在選擇電晶體區域(STR)上。 即，選擇電晶體(Sel.TR)可以包括連接選擇電晶體的柵電極的多條選擇線(Sel丄ine)、與 多條選擇線(Sel. Line)交叉的位線(BL)。 根據一些實施例，被構造為控制選擇線(Sel. Line)的選擇線MUX電路(Sel. Line MUX)和被構造為控制位線(BL)的多個MUX電路(MUX「MUXn)可以設置在存儲塊(匪BL)或 選擇電晶體區域(STR)周圍。多個MUX電路(MUXrMUXn)中的每個MUX電路可以被構造為 獨立地操作，被構造為獨立地操作的多個感測電路(SA「SA》可以分別連接到多個MUX電路 (MUX「MUXn)。在一些實施例中，多個MUX電路(MUX「MUXn)可以設置在感測電路(SA「SAn) 和選擇電晶體區域(STR)之間。 —些實施例提供的是，被構造為控制字線(WL)的z坐標選擇器(z-Selector)和 將z坐標選擇器(z-Selector)與三維布置的字線(WL)連接的z布線結構(z-RS， z-routing structure)可以進一步設置在存儲塊(匪BL)周圍。 根據一些實施例，因為多個MUX電路(MUX「MUXn)和多個感測電路(SA「SAn)被構 造為獨立操作，所以可以將存儲單元電晶體分為可以獨立操作的多個扇區。這裡，每個扇區 可以由共用一個感測電路的存儲單元組成。即，可以選擇連接到一個MUX電路(例如，MUX》 的位線和連接到所述位線的存儲單元電晶體，而與連接到另一個MUX電路(例如，MUX》的 位線和連接到所述位線的存儲單元電晶體無關。 在一些實施例中，在一個存儲塊(匪BL)包括可以獨立選擇的多個扇區 (SectorrSector》的情況下，可以同時獨立地選擇多個存儲單元，從而可以進行快速的數 據編程和讀取操作。具體地講，因為每條字線(WL)與可以獨立施加電壓條件的多個扇區 (SectorrSector》交叉，所以當將預定的編程電壓和/或預定的讀取電壓施加到一條字線 時，可以同時更新和/或讀取兩個或更多的數據。在這樣的操作中，可以同時被更新或讀取 的數據(下文中稱為頁)的數量可以等於共用一條字線的扇區的數量。
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同時，如上面參照圖25至圖27所描述的， 一個存儲層可以包括可存儲兩位且可彼 此不同的第一存儲區域(MR1)和第二存儲區域(MR2)，兩個分開的存儲層可以設置在一個 溝道區域(CR)周圍。結果，一些實施例提供的是，可以在一個溝道區域(CR)周圍存儲至少 四個不同的數據。因此，可以存儲在一個扇區中的數據的數量(即，頁數)至少可以是(設 置在一個扇區中的)字線的層數、選擇線的數量和/或位線的數量的乘積的四倍。
圖56是用於示出根據本發明一些實施例的半導體存儲裝置的扇區的電路圖。在 下面提供的描述中，可以省略與上面參照圖2至圖8描述的實施例的技術特徵有所重疊的 技術特徵。 參照圖56，如上所述，字線(WL)可以布置在兩個或更多個層上。換句話說，可以三 維地布置字線(WL)。 根據一些實施例，布置在第i層上的偶數字線和奇數字線可以分別電連接到z(e， i)互連線和z(o， i)互連線(其中，字母e表示偶數，字母o表示奇數，字母i表示選擇的 層的序號(order)) 。 BP ， 一層上的字線可以電連接到兩條分開的z互連線(SP，z(e，i)互 連線和z(o， i)互連線)之一，2m條z互連線可以設置在一個存儲塊(匪BL)中(其中，字 母m表示堆疊的層的總數)。 z布線結構(z-RS)可以被構造為電連接z坐標選擇器(z-Selector)和z互連線。 z坐標選擇器(z-Selector)可以被構造為選擇通過z布線結構(z_RS)連接的任意一條z 互連線。 根據一些實施例，可以通過選擇線(Sel. Line) 、z互連線、位線(BL)的選擇來確定 從三維布置的存儲單元選擇的一個存儲單元的坐標。即，當選擇一條z互連線時，可以表明 選擇的存儲單元的z坐標，當選擇一條選擇線(Sel. Line)時，可以表明選擇的存儲單元的x 坐標。另外，當選擇一對相鄰的位線(BL)時，可以選擇分別連接到選擇的存儲單元的源極 和漏極的一對選擇電晶體，從而可以表明選擇的存儲單元的y坐標。 這裡，如參照圖26至圖30所描述的，因為可以將兩個不同的電壓條件([Vs， Vd] 和[Vd，Vs])施加到一對選擇的位線(BL)，所以可以在一個選擇的存儲單元中存儲兩位。
另外，可以設置在同一層上但可以連接到不同的z互連線(例如，z(e，l)和z(o， l))的兩條字線可以設置在一個溝道區域(CR)周圍。電荷存儲層可以設置在溝道區域(CR) 和兩條字線之間。因為兩條字線可以連接到不同的z互連線，所以可以將不同的電壓獨立 地施加到兩條字線。結果，位於溝道區域(CR)和與該溝道區域(CR)相鄰的兩條字線之間 的兩個電荷存儲層可以被用於存儲獨立的數據。 根據一些修改實施例，設置在一層上的字線(WL)可以通過三條或更多的z互連線 連接到z坐標選擇器(z-Selector)。例如，設置在一層上的字線可以完全分離。此外，根據 其他的修改實施例，與上面參照圖55描述的實施例相反，z布線結構(z-RS)可以設置在存 儲塊的兩側或所有的四側處。 圖57是示意性示出根據本發明一些實施例的設置有閃速存儲裝置的存儲卡1200 的框圖。參照圖57，用於提供高容量數據存儲能力的存儲卡1200可以設置有根據本發明一 些實施例的閃速存儲裝置1210。存儲卡1200可以包括控制主機和閃速存儲裝置1210之間 的數據交換的存儲器控制器1220。 SRAM 1221可以用作處理單元1222(例如，CPU)的工作存儲器。主機接口 1223可
21以提供連接到存儲卡1200的主機的數據交換協議。錯誤校正塊1224(例如，ECC)可以檢 測並校正包括在從多位閃速存儲裝置1210讀取的數據中的錯誤。存儲器接口 1225可以與 閃速存儲裝置1210接口連接。處理單元1222可以執行用於存儲器控制器1220的數據交 換的總體控制操作。雖然沒有在圖中示出，但是本領域技術人員應該是清楚的是，根據本發 明一些實施例的存儲卡1200還可以包括存儲用於與主機接口連接的代碼數據的ROM(未示 出)。 根據本發明的閃速存儲裝置和存儲卡或存儲系統，可以通過可改善啞單元的擦除 特性的閃速存儲裝置1210來提供具有高可靠性的存儲系統。根據本發明一些實施例的閃 速存儲裝置可以設置在諸如正積極研究的固態盤(下文中稱為SSD)的存儲系統中。在這 樣的情況下，可以防止由啞單元導致的讀取錯誤，從而可以改善存儲系統的可靠性。
圖58是示意性示出根據本發明一些實施例的設置有閃速存儲系統1310的信息處 理系統的框圖。參照圖58，根據本發明實施例的閃速存儲系統1310可以安裝在諸如移動裝 置或桌面計算機的信息處理系統上。根據本發明一些實施例的信息處理系統1200包括閃 速存儲系統1310、電連接到系統總線1360的數據機1320、中央處理單元(CPU) 1330、 RAM 1340和/或用戶接口 1350等。閃速存儲系統1310的構造可以與上述的存儲系統和/ 或閃速存儲系統的構造基本相同。CPU 1330處理的數據和/或外部輸入的數據可以存儲在 閃速存儲系統1310中。在這樣的示例性應用中，閃速存儲系統1310可以被構造有半導體盤 裝置(SSD)。在一些實施例中，信息處理系統1300可以將高容量的數據穩定地存儲在閃速 存儲系統1310中。而且，隨著半導體裝置的可靠性的改善，閃速存儲系統1310可以節省在 錯誤校正中消耗的資源，從而為信息處理系統1300提供高速數據交換功能。雖然沒有在圖 中示出，但是對於本領域技術人員來說應該明顯的是，應用晶片組、相機圖像處理器(CIS)、 輸入/輸出裝置等可以設置在根據本發明的一些實施例的信息處理系統1300中。
此外，根據本發明一些實施例的閃速存儲裝置或存儲系統可以安裝在各種類型 的封裝件中。根據本發明一些實施例的閃速存儲裝置和/或存儲系統的封裝件的示例可 以包括封裝件上封裝件(PoP)、球柵陣列(BGA)、晶片級封裝件(CSP)、塑料引線晶片載體 (PLCC， plastic leaded chip carrier)、塑料雙列封裝件(PDIP， plastic dual in-line package)、華夫封裝件中晶片(die inwaffle pack)、晶片形式中晶片(die in wafer form)、板上晶片(COB)、陶瓷雙列封裝件(CERDIP)、塑料公制四方扁平封裝件(MQFP)、薄型 四方扁平封裝件(TQFP)、小外形集成電路(SOIC)、縮小外形封裝件(SSOP)、薄小外形封裝 件(TSOP)、封裝件中系統(SIP)、多晶片封裝件(MCP)、晶片級製造封裝件(WFP)和/或晶片 級處理堆疊封裝件(WSP)等。 根據本發明的一些實施例，因為可以三維地布置存儲單元，所以半導體裝置可以 具有增加的集成度。另外，因為一個存儲層可以包括兩個存儲區域，所以根據本發明的一些 實施例，可以進一步增加半導體存儲裝置的集成度。 前述是本發明的舉例說明，而不被理解為限制本發明。雖然已經描述了本發明的 一些實施例，但是本領域技術人員應該容易地理解，可以在實質上不脫離本發明的新穎性 教導和優點的情況下在實施例中進行許多修改。因此，所有這樣的修改意在被包括在由權 利要求限定的本發明的範圍內。因此，應該理解的是，前述是本發明的舉例說明，而不應被 理解為限制這裡公開的實施例，對於公開的實施例的修改以及其他實施例意在被包括在權利要求的範圍內。本發明的範圍由權利要求限定'
權利要求
一種三維半導體存儲裝置，所述三維半導體存儲裝置包括多個字線結構，在基底上；多個有源半導體圖案，在所述多個字線結構之間；多個信息存儲元件，在所述多個字線結構和所述多個有源半導體圖案之間，其中，所述多個字線結構中的每個字線結構包括彼此分隔開並順序堆疊的多條字線，其中，所述多個有源半導體圖案包括交替布置並具有彼此不同的導電類型的多個電極區域和多個溝道區域。
2. 如權利要求1所述的三維半導體存儲裝置，其中，所述多個電極區域和所述多個溝 道區域中的構成一個有源半導體圖案的電極區域和溝道區域連續布置，其中，所述多個溝道區域中的每個溝道區域直接接觸所述多個電極區域中的與該溝道 區域相鄰的兩個電極區域。
3. 如權利要求1所述的三維半導體存儲裝置，其中，所述三維半導體存儲裝置還包括 連接電極區域中的對應的電極區域的多條位線，其中，所述多條位線中的位線設置在所述多個字線結構中的字線結構上方或下方以與 所述多條字線交叉。
4. 如權利要求3所述的三維半導體存儲裝置，其中，所述多條位線包括 多條第一位線，連接所述多個電極區域中的與奇數有源半導體圖案對應的電極區域； 多條第二位線，連接所述多個電極區域中的與偶數有源半導體圖案對應的電極區域並與所述多條第一位線電分離。
5. 如權利要求4所述的三維半導體存儲裝置，其中，所述多條第一位線設置在所述多 個字線結構上方，所述多條第二位線設置在所述多個字線結構下方。
6. 如權利要求1所述的三維半導體存儲裝置，所述三維半導體存儲裝置還包括 多條位線，在所述多個字線結構上方或下方與所述多個字線結構交叉； 多個開關元件，設置在所述多個電極區域中的電極區域和所述多條位線中的位線之間，以控制所述多個電極區域中的電極區域和所述多條位線中的位線之間的電連接，其中，所述多個開關元件中的開關元件被構造為將一對相鄰的有源半導體圖案中的一 個有源半導體圖案的多個電極區域中的電極區域電連接到所述多條位線中的對應的位線， 並被構造為使所述一對相鄰的有源半導體圖案中的另一個有源半導體圖案的多個電極區 域中的電極區域與所述多條位線電分離。
7. 如權利要求1所述的三維半導體存儲裝置，其中，基底包括設置有所述多個字線結 構的單元陣列區域和設置有外圍電路的外圍區域，其中，所述多個字線結構設置的層次高於外圍電路下方的基底的層次。
8. 如權利要求1所述的三維半導體存儲裝置，所述三維半導體存儲裝置還包括 多條位線，在所述多個字線結構上方或下方與所述多個字線結構交叉； 多個開關元件，設置在所述多個電極區域中的電極區域和所述多條位線之間，以控制電極區域和位線之間的電連接；多個MUX電路，連接到所述多條位線，以選擇所述多條位線中的至少一條位線， 其中，所述多個MUX電路中的每個MUX電路被構造為獨立地操作。
9. 一種操作如權利要求1所述的三維半導體存儲裝置的方法，所述方法包括通過選擇性地控制穿過存儲單元電晶體的電流通路來選擇單元的步驟，所述存儲單元電晶體包括字 線、有源半導體圖案和信息存儲元件， 其中，選擇單元的步驟包括將選擇字線電壓施加到構成選擇的存儲單元電晶體的選擇字線；將低於選擇字線電壓的未選字線電壓施加到至少一個未選的存儲單元電晶體的字線；將源極電壓施加到構成選擇的存儲單元電晶體的電極區域中的一個電極區域，並將漏 極電壓施加到所述電極區域中的另一個電極區域。
10.如權利要求9所述的方法，其中，存儲單元電晶體的信息存儲元件均包括分別與 對應的存儲單元電晶體的兩個電極區域相鄰的第一存儲區域和第二存儲區域，所述方法包 括將電荷局部地注入到第一存儲區域中，以執行第一編程操作； 將電荷局部地注入到第二存儲區域中，以執行第二編程操作。
全文摘要
本發明提供一種三維半導體存儲裝置及其操作方法。三維半導體存儲裝置包括多個字線結構，在基底上；有源半導體圖案，在所述多個字線結構之間；信息存儲元件，在所述多個字線結構和所述有源半導體圖案之間。所述多個字線結構中的每個字線結構包括彼此分隔開並堆疊的多條字線，所述有源半導體圖案包括電極區域和溝道區域，電極區域和溝道區域具有彼此不同的導電類型並交替布置。
文檔編號H01L23/528GK101764134SQ200910221919
公開日2010年6月30日 申請日期2009年11月23日 優先權日2008年11月25日
發明者樸允童, 金元住, 金錫必 申請人:三星電子株式會社