一種三電平DCDC變流器的拓撲電路及共模電壓抑制方法與流程

2023-04-28 09:11:16 3

本發明涉及dcdc變流器，尤其涉及一種三電平dcdc變流器的拓撲電路及共模電壓抑制方法。

背景技術：

dcdc轉換器(directcurrent-directcurrentconverter)，即直流變直流(不同直流電源值之間的轉換)，只要符合這個定義都可以叫dcdc轉換器。

dcdc電路實現高低壓直流電之間的變化，能適應更寬範圍的輸入輸出電壓；三電平技術被應用到高壓大功率dcdc電路，如圖1所示，為三電平dcdc電路應用於雙極dcac變流器的拓撲電路，包括：三電平dcdc電路和dcac轉換電路，其中，三電平dcdc電路包括：直流源ubatt11、電容(c11～c13)、電感l11、四個絕緣柵雙極型電晶體(igbt，insulatedgatebipolartransistor)(q11～q14)和四個寄生二極體(d11～d14)，dcac轉換電路包括：六個igbt(q15～q110)、六個寄生二極體(d12～d110)、電感(l12～l14)和電容(c14～c16)。

三電平dcdc電路的橋臂由四個絕緣柵雙極型電晶體(igbt，insulatedgatebipolartransistor)(q11～q14)串聯而成，通過交替導通q11、q14或q12、q13，輔以相連的電感和/或電容，實現能量在輸入輸出端之間的轉移，在這種拓撲中，單管承受的電壓應力是直流母線電壓的一半，同時具備調節母線電壓平衡的功能。但是由於開關時序的不同，三電平的低壓輸出帶有很嚴重的共模電壓問題，共模電壓影響到系統的電磁兼容性(emc，electromagneticcompatibility)，甚至影響到設備的正常運行，從而限制了三電平dcdc電路的應用。

因此，如何降低三電平dcdc電路的共模電壓是相當有必要的。

技術實現要素：

本申請實施例通過提供一種三電平dcdc變流器的拓撲電路及共模電壓抑制方法，解決了現有技術中三電平dcdc電路的共模電壓高的技術問題，實現了對三電平dcdc電路直流側共模電壓的抑制，使共模電壓低於電能轉換電壓。

第一方面，本申請實施例提供了一種三電平dcdc變流器的拓撲電路，所述拓撲電路包括：直流源、第一至第十電容單元、第一電感單元、第二電感單元和第一至第四電晶體單元；

所述第一電容單元的兩端分別直接與所述直流源的正、負埠連接；

所述第一電晶體的第一端通過所述第一電感單元與所述直流源的正埠連接、第二端通過所述第二電容單元接地；

所述第二電晶體的第一端通過所述第一電感單元與所述直流源的正埠連接、第二端通過所述第三電容單元接地；

所述第三電晶體的第一端通過所述第三電容單元接地、第二端通過所述第二電感單元與所述直流源的負埠連接；

所述第四電晶體的第一端通過所述第二電感單元與所述直流源的負埠連接、第二端通過所述第四電容單元接地；

所述第二電晶體的第一端還通過所述第一電感單元與第九電容單元的一端連接，並通過所述第九電容單元的另一端與所述第二電晶體的第二端連接；所述第三電晶體的與所述第二電晶體連接的一端還通過所述第十電容單元與所述直流源的負埠連接。

可選的，所述第一電晶體、所述第二電晶體和所述第一電感的連接點通過所述第五電容單元接地；

所述第三電晶體、所述第四電晶體和所述第二電感的連接點通過所述第六電容單元接地；

所述第一電容單元的與所述直流源的正埠連接的一端還通過所述第七電容單元接地，所述第一電容單元的與所述直流源的負埠連接的一端還通過所述第八電容單元接地。

可選的，所述第一電容單元包括第一電容；所述第二電容單元包括第二電容、第三電容和所述第三電容單元；

其中，所述第二電容與所述第三電容單元串聯，形成第一串聯支路；所述第三電容與所述第一串聯支路並聯。

可選的，所述第三電容單元包括第四電容、第五電容和所述第四電容單元；

其中，所述第四電容與所述第四電容單元串聯，形成第二串聯支路；所述第五電容與所述第二串聯支路並聯。

可選的，所述第四電容單元包括第六電容。

可選的，所述第一電感單元和所述第二電感單元均為10-4h級；

所述第七電容單元、所述第八電容單元和所述第五電容的容值均為10-9f級。

可選的，所述第九電容單元和所述第十電容單元的電容均大於所述拓撲電路的寄生電容；

所述第九電容單元的容值與所述第十電容單元的容值相等，且均為10-6f級。

第二方面，本申請實施例還提供了一種三電平dcdc變流器的共模電壓抑制方法，應用於第一方面所述的拓撲電路中，所述拓撲電路包括第一連接點、第二連接點和第三連接點，所述第一電晶體與所述第二電晶體通過所述第一連接點連接，所述第二電晶體與所述第三電晶體通過所述第二連接點連接，所述第三電晶體與所述第四電晶體通過所述第三連接點連接；所述共模電壓抑制方法包括：

在直流源的正埠與所述第二連接點的連線上增加第九電容單元，以及在直流源的負埠與所述第二連接點的連線上增加第十電容單元。

可選的，所述第九電容單元和所述第十電容單元的電容均大於所述拓撲電路的寄生電容。

可選的，所述第九電容單元的容值與所述第十電容單元的容值相等，且均為10-6f級。

本申請實施例中提供的一個或多個技術方案，至少具有如下技術效果或優點：

由於在本申請實施例中，三電平dcdc變流器的拓撲電路，包括：直流源、第一至第十電容單元、第一電感單元、第二電感單元和第一至第四電晶體；所述第一電容單元的兩端分別直接與所述直流源的正、負埠連接；所述第一電晶體的第一端通過所述第一電感單元與所述直流源的正埠連接、第二端通過所述第二電容單元接地；所述第二電晶體的一端通過所述第一電感單元與所述直流源的正埠連接、第二端通過所述第三電容單元接地；所述第三電晶體一端通過所述第三電容單元接地、第二端通過所述第二電感單元與所述直流源的負埠連接；所述第四電晶體的第一端通過所述第二電感單元與所述直流源的負埠連接、第二端通過所述第四電容單元接地；所述第二電晶體的第一端還通過所述第一電感單元與第九電容單元的一端連接，並通過所述第九電容單元的另一端與所述第二電晶體的第二端連接；所述第三電晶體的與所述第二電晶體連接的一端還通過所述第十電容單元與所述直流源的負埠連接。通過提供一種新型的三電平dcdc直流側電路拓撲結構，解決了現有技術中三電平dcdc電路的共模電壓高的技術問題，實現了對三電平dcdc電路直流側共模電壓的抑制，使共模電壓低於電能轉換電壓。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。

圖1為背景技術提供的三電平dcdc電路應用於雙極dcac變流器的拓撲電路結構圖；

圖2為本申請實施例提供的第一種三電平dcdc變流器的拓撲電路結構圖；

圖3a為圖2所示三電平dcdc變流器的拓撲電路的第一種共模環路示意圖；

圖3b為圖2所示三電平dcdc變流器的拓撲電路的第二種共模環路示意圖；

圖3c為圖2所示三電平dcdc變流器的拓撲電路的第三種共模環路示意圖；

圖3d為圖2所示三電平dcdc變流器的拓撲電路的第四種共模環路示意圖；

圖4為圖2所示三電平dcdc變流器的拓撲電路輸出的共模電壓波形圖；

圖5為本申請實施例提供的第二種三電平dcdc變流器的拓撲電路結構圖；

圖6a為圖5所示三電平dcdc變流器的拓撲電路的第一種共模環路示意圖；

圖6b為圖5所示三電平dcdc變流器的拓撲電路的第二種共模環路示意圖；

圖6c為圖5所示三電平dcdc變流器的拓撲電路的第三種共模環路示意圖；

圖6d為圖5所示三電平dcdc變流器的拓撲電路的第四種共模環路示意圖；

圖7為圖5所示三電平dcdc變流器的拓撲電路輸出的共模電壓波形圖。

具體實施方式

本申請實施例通過提供一種三電平dcdc變流器的拓撲電路，解決了現有技術中三電平dcdc電路的共模電壓高的技術問題，實現了對三電平dcdc電路直流側共模電壓的抑制，使共模電壓低於電能轉換電壓。

本申請實施例的技術方案為解決上述技術問題，總體思路如下：

本申請實施例提供了一種三電平dcdc變流器的拓撲電路，所述拓撲電路包括：直流源、第一至第十電容單元、第一電感單元、第二電感單元和第一至第四電晶體單元；所述第一電容單元的兩端分別直接與所述直流源的正、負埠連接；所述第一電晶體的第一端通過所述第一電感單元與所述直流源的正埠連接、第二端通過所述第二電容單元接地；所述第二電晶體的第一端通過所述第一電感單元與所述直流源的正埠連接，所述第二電晶體的第二端通過所述第三電容單元接地；所述第三電晶體的第一端通過所述第三電容單元接地、第二端通過所述第二電感單元與所述直流源的負埠連接；所述第四電晶體的第一端通過所述第二電感單元與所述直流源的負埠連接、第二端通過所述第四電容單元接地；所述第二電晶體的第一端還通過所述第一電感單元與第九電容單元的一端連接，並通過所述第九電容單元的另一端與所述第二電晶體的第二端連接；所述第三電晶體的與所述第二電晶體連接的一端還通過所述第十電容單元與所述直流源的負埠連接。

可見，在本申請實施例中，通過提供一種新型的三電平dcdc直流側電路拓撲結構，解決了現有技術中三電平dcdc電路的共模電壓高的技術問題，實現了對三電平dcdc電路直流側共模電壓的抑制，使共模電壓低於電能轉換電壓。

為了更好的理解上述技術方案，下面將結合說明書附圖以及具體的實施方式對上述技術方案進行詳細的說明，應當理解本申請實施例以及實施例中的具體特徵是對本申請技術方案的詳細的說明，而不是對本申請技術方案的限定，在不衝突的情況下，本申請實施例以及實施例中的技術特徵可以相互組合。

實施例一

請參考圖2，本申請實施例提供了一種三電平dcdc變流器的拓撲電路，所述拓撲電路包括：直流源ubatt21、第一至第八電容單元、第一電感單元l21、第二電感單元l22和第一至第四電晶體(q21～q24)；其中，每一電晶體在漏源極之間設置有寄生二極體，分別為二極體(d21～d24)；

所述第一電容單元包括第一電容c21，其兩端分別直接與所述直流源ubatt21的正、負埠連接；

所述第一電晶體q21的第一端通過所述第一電感單元l21與所述直流源ubatt21的正埠連接，所述第一電晶體q21的第二端通過所述第二電容單元接地；所述第二電容單元包括第二電容c22、第三電容c23和所述第三電容單元；所述第三電容單元包括第四電容c24、第五電容c25和所述第四電容單元；所述第四電容單元包括第六電容c26。

其中，所述第二電容c22與所述第三電容單元串聯，形成第一串聯支路，所述第三電容c23與所述第一串聯支路並聯；所述第四電容c24與所述第四電容單元串聯，形成第二串聯支路；所述第五電容c25與所述第二串聯支路並聯。

所述第二電晶體q22的第一端通過所述第一電感單元l21與所述直流源ubatt21的正埠連接，所述第二電晶體q22的第二端通過所述第三電容單元接地；

所述第三電晶體q23的第一端通過所述第三電容單元接地、第二端通過所述第二電感單元l22與所述直流源ubatt21的負埠連接；

所述第四電晶體q24的第一端通過所述第二電感單元l22與所述直流源ubatt21的負埠連接、第二端通過所述第四電容單元接地；

所述第一電晶體q21、所述第二電晶體q22和所述第一電感l21的連接點a通過第五電容單元接地；其中，所述第五電容單元包括第七電容c27；

所述第三電晶體q23、所述第四電晶體q24和所述第二電感l22的連接點b通過第六電容單元接地；其中，所述第六電容單元包括第八電容c28；

所述第一電容單元的與所述直流源ubatt21正埠的連接點c還通過所述第七電容單元接地，所述第一電容單元的與所述直流源ubatt21負埠的連接點d還通過所述第八電容單元接地；其中，所述第七電容單元包括第九電容c29，所述第八電容單元包括第十電容c210。

下面以圖2所示的三電平dcdc變流器的拓撲電路為例，分析三電平dcdc電路的共模環路模型，如圖3a-圖3d所示，當圖2中，第一電晶體q21、第二電晶體q22、第三電晶體q23、第四電晶體q24開關動作，分別對應這四個電晶體產生四個脈衝源s21、s22、s23、s24。

具體的，第二電晶體q22和第三電晶體q23開關動作，在連接點a、n之間和連接點b、n之間產生兩個脈衝源s22和s23，其中，點n為第二電晶體q22和第三電晶體q23的連接點。進一步，兩個脈衝源s22、s23尋找了四個環路，如圖3a-圖3d所示，分別是loop1：a—>l21—>c—>c29—>c25—>n—>a(如圖3a所示)，loop2：a—>c27—>c25—>n—>a(如圖3b所示)，loop3：b—>l22—>c210—>c25—>n—>b(如圖3c所示)，loop4：b—>c28—>c25—>n—>b(如圖3d所示)。各環路的電壓公式如下：

其中，c27和c28為igbt橋路節點a、b對pe的雜散電容，環路阻抗較大，對c、d點的共模電壓影響不大。因此可以忽略式(2)和(4)的影響。

進一步，c、d點的共模電壓可以表示為：

在dcdc系統中，l21、l22的感量為10-4h級，c29、c210、c25的容量為10-9f級，ω為106級。可見l21、l22上的壓降可以忽略不計，an之間的脈衝電壓完全由電容c29、c210、c25分壓。

matlab仿真如圖2所示的三電平dcdc變換器，輸入800v，輸出400v，輸出共模電壓波形如圖4所示。由波形可見，波形線41表示第二電晶體q22的驅動電壓，波形線42表示第三電晶體q23的驅動電壓，波形線43表示共模電壓，在第二電晶體q22和第三電晶體q23錯開導通瞬間產生幅值達到150v的共模電壓。

在具體實施過程中，為了抑制如圖2所示電路直流側的共模電壓，請參考圖5，在圖2的基礎上，所述拓撲電路還包括：第九電容單元和第十電容單元；所述第九電容單元包括第十一電容c211，所述第十電容單元包括第十二電容c212。

其中，所述第二電晶體q22的一端還通過所述第一電感單元l21與第十一電容c211的一端連接，並通過第十一電容c211的另一端與所述第二電晶體q22的另一端連接；所述第三電晶體q23的與所述第二電晶體q22連接的一端還通過第十二電容c212與所述直流源ubatt21的負埠連接。即在直流源ubatt21正負埠對n點所在的連接線之間加大於寄生電容的第十一電容c211和第十二電容c212。

由於第十一電容c211和第十二電容c212比電容c29、c210、c25大很多，阻抗也相對小很多，兩個脈衝源s22、s23的環路變成了如圖6a-圖6d所示的四個環路，分別是loop1』：a—>l21—>c211—>n—>a(如圖6a所示)，loop2』：a—>c27—>c25—>n—>a(如圖6b所示)，loop3』：b—>l22—>c212—>n—>b(如圖6c所示)，loop4』：b—>c28—>c25—>n—>b(如圖6d所示)。從而達到了c、d點對pe相對穩定，共模電壓小的目的。

其中，增加的第十一電容c211和第十二電容c212相等，且均為10-6f級，cn點之間的容抗為因為相差三個數量級，基本可以忽略的影響。比小兩個數量級，所以，環路中大部分的壓降被分到了l21上，cn的電壓波動很小。電容c29、c210上分到的電壓就更小了。

增加第十一電容c211和第十二電容c212後在matlab相同環境的仿真波形如圖7所示，波形線71表示第二電晶體q22的驅動電壓，波形線72表示第三電晶體q23的驅動電壓，波形線73表示共模電壓，在第二電晶體q22和第三電晶體q23錯開導通瞬間產生的共模電壓被抑制到了10v以內。

總而言之，本申請方案通過提供如圖5所示的一種新型的三電平dcdc直流側電路拓撲結構，在直流源ubatt21正負埠對n點所在的連接線之間加大於寄生電容的第十一電容c211和第十二電容c212，有效地解決了現有技術中三電平dcdc電路的共模電壓高的技術問題，實現了對三電平dcdc電路直流側共模電壓的抑制，使共模電壓低於電能轉換電壓(即電晶體的驅動電壓)。

實施例二

基於同一發明構思，本申請實施例還提供了一種三電平dcdc變流器的共模電壓抑制方法，應用於如實施例一所述的拓撲電路中，請參考圖2，所述拓撲電路包括第一連接點a、第二連接點n和第三連接點b，所述第一電晶體q21與所述第二電晶體q22通過所述第一連接點a連接，所述第二電晶體q22與所述第三電晶體q23通過所述第二連接點n連接，所述第三電晶體q23與所述第四電晶體q24通過所述第三連接點b連接；所述共模電壓抑制方法包括：

在直流源ubatt21的正埠與所述第二連接點n的連線上增加包括第十一電容c211的第九電容單元，以及在直流源ubatt21的負埠與所述第二連接點n的連線上增加包括第十二電容c212的第十電容單元。

其中，第十一電容c211和第十二電容c212的電容均大於所述拓撲電路的寄生電容。第十一電容c211和第十二電容c212的容值相等，且均為10-6f級。

根據上面的描述，上述三電平dcdc變流器的共模電壓抑制方法與上述三電平dcdc變流器的拓撲電路對應，所以，該方法的一個或多個實施例與該系統的一個或多個實施例一致，在此就不再一一贅述了。

儘管已描述了本發明的優選實施例，但本領域內的技術人員一旦得知了基本創造性概念，則可對這些實施例做出另外的變更和修改。所以，所附權利要求意欲解釋為包括優選實施例以及落入本發明範圍的所有變更和修改。

顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。