在靜電放電期間減少寄生雙極效應的電路和方法
2023-05-10 22:28:26 4
專利名稱：在靜電放電期間減少寄生雙極效應的電路和方法
技術領域：
本發明一般涉及電路，更特別地，涉及在靜電放電期間減少寄生雙極效應的一個電路和方法。
當一個集成電路所遭受的電壓比這個集成電路的設計電壓高時，這個集成電路可能被損壞。從例如一個機械晶片載體，一個塑料晶片保存裝置，或者甚至一個人的靜電放電(「ESD」)可以產生比這個集成電路的設計電壓高許多倍的電壓。例如，典型的人體可以提供高達4千伏的靜電放電電壓。對工作電壓小於，例如5伏的集成電路來說，這種高電壓的一個靜電放電是毀壞性的。
為了保護內部電路不遭受高電壓的毀壞，或者ESD事件的毀壞，一般在這個內部電路結構和這個集成電路的輸入/輸出(「I/O」)腳之間利用了保護電路。在ESD事件中可以促使電路失效的一個機制是稱作「雙極快速反向」的一個現象。
圖1以部分原理圖的形式和部分橫切面視圖的形式，顯示了根據現有技術的一個N溝道金屬氧化物半導體(MOS)電晶體和一個內在的寄生雙極電晶體。如圖1所顯示的，一個NPN雙極電晶體器件形成在這個P型襯底上，這個P型襯底具有連接到源極的一個發射極，連接到漏電極的一個集電極，和與一個N溝道MOS電晶體的襯底相連的一個基極。在圖1中，這個襯底結和這個源極被顯示為連接到地，而漏電極連接到一個I/O盤。這個I/O盤被顯示為接收一個正的ESD事件。
在雙極快速反向期間，由連接到這個焊盤(集電極)的一個n+擴散和連接到地(發射極)的一個n+擴散形成的這個寄生雙極器件可以通過這個稱作「Rsub」的內在襯底電阻而產生的一個自偏置機制來傳導大量的ESD放電電流。這個自偏置產生於集電極/基極(即n+盤到p襯底)擴散層的雪崩效應，其中在這個集電極/基極擴散層產生了雪崩電子-空穴對。這個雪崩產生源在圖1中圖示為電流源IGEN，這表示襯底(空穴)電流。從這個效應產生的空穴通過這個內在襯底電阻朝這個襯底結移動，由此在這個電晶體附近產生了襯底電壓的一個局部提升。一旦這個電壓超過大略0.7伏，就足夠對這個寄生器件的基極-發射極結(即n+到p襯底)產生正向偏置，由此將這個器件打開。首先產生寄生雙極動作的這個漏電極-源極電壓和漏極電流點稱作(VT1，IT1)，其中IT1是因為漏電極/襯底結處的雪崩產生而流動的電流。通常，固有地包括在例如一個輸出緩衝器的這個N溝道MOS器件中的這個雙極器件最容易產生快速反向。這個寄生器件通常是在一個電路遭受一個ESD事件時失效的一個點。
一個眾所周知的減輕這個寄生雙極問題的方法是增加一個連接在這個N溝道MOS電晶體的漏電極和一個輸出腳之間的鎮流電阻。這個技術通過均衡地分布任何通過這個NOMS電晶體(或者形成一單個NMOS電晶體的幾個指(finger))的放電電流來有助於在電路中雙極導通的事件下，確保某些增加的ESD保護方法。增加這個鎮流電阻來確保在另一個集電極到發射極的發生故障的電壓VT2大於這個集電極到發射極的電壓VT1，其中這個電流開始在這個寄生雙極電晶體中流動。圖2中顯示了這個電壓VT1和電壓VT2之間的關係。
圖2顯示了圖1中這個N溝道電晶體的漏電極電流對漏電極電壓的一個圖。圖2顯示了兩個曲線。一個曲線顯示了一個典型的非自對準矽化物膜技術下，漏電極電流對漏電極到源極電壓的關係，另一個曲線顯示了一個典型的自對準矽化物膜(salicided)技術下，漏電極電流對漏電極到源極電壓的關係。當幾個NMOS電晶體(或者形成一單個NMOS電晶體的幾個指)用作一個寄生雙極器件，這樣的一個器件依靠這個內在寄生雙極電晶體的「快速反向」電流-電壓特性。如上述，在一個特定的集電極-發射極電壓VT1下，電流開始流過這個雙極電晶體。此後，當這個電流增加時，這個集電極-發射極電壓就減少，並且從VT1「快速反向」。當漏電極電壓增加時，這個趨勢反過來，使當這個電流增加時，這個集電極-發射極電壓也增加。最後，這個雙極電晶體在另一個特定的集電極到發射極電壓VT2出現故障。在一個典型的非自對準矽化物膜技術中，因為這個電晶體的導通電阻很高(即，圖2中這條線的斜率不陡)，所以VT2通常比VT1高。在一個典型的自對準矽化物膜技術中，因為這個自對準矽化物膜的源極/漏電極擴散的作用是降低這個器件的有效串聯電阻(即，圖2中這條線的斜率更陡)，所以VT2通常比VT1低。在任何一種技術中，通過以一個鎮流電阻的形式增加串聯電阻，可以控制VT2比VT1高。這可以保證這個第一NMOS電晶體(或者這個NMOS電晶體的指)不會在比打開這個第二NMOS電晶體的這個電壓低的一個電壓就發生擊穿。這又反過來保證這整個器件的故障電流是其各部件的電流總和，而不是快速反向的這第一段的電流。這個出現故障的電流是圖2所顯示的這個第二擊穿電流，IT2。在出現一個ESD事件的期間，這個電流IT2的值不能被超過，否則將對這個器件產生永久的損害。這樣，增加這個鎮流電阻的動機是使一個給定的電晶體的可用IT2的總數量最大。一般，IT2與一個特定技術的特定製造參數有關，並且對每一個技術來說IT2是不同的。
半導體技術變化的一個整體趨勢是每一代新技術都能夠減少IT2。這有幾個原因，例如使用淺的、自對準矽化物膜源極/漏電極結和在重摻雜p+襯底上使用外延層。除了促進差多指器件中的寬度-縮放(width-scacing)，這個自對準矽化物膜層還消耗了大部分結深度，眾所周知，這個現象能夠減少這個第二擊穿故障電流閾值(IT2)。在先進的技術中，為了防止出現眾所周知的閂鎖效應，需要在重摻雜p+襯底上使用外延層(外延襯底)。外延襯底有一個很低的襯底電阻，這允許這個襯底電勢能夠與在整個晶片上的地相連。雖然這對避免閂鎖來說是很可取的，它嚴重地阻礙了寄生雙極動作，因為很難均勻地激發和維持雙極動作。
當聯繫後面的圖來考慮一個優選實施方式的下述詳細描述時，就可以更好地理解本發明，其中圖1使用部分原理圖和部分橫截面圖的形式顯示了根據現有技術的一個N溝道MOS電晶體和一個內在寄生雙極電晶體。
圖2顯示了圖1中這個N溝道MOS電晶體的漏電極電流對漏電極電壓的一個圖。
圖3使用部分原理圖和部分橫截面圖的形式顯示了根據本發明的一個ESD電路。
圖4使用原理圖的形式顯示了根據本發明的一個ESD電路。
應理解，為了簡單和清晰起見，圖中所顯示的元件不必要按照實際的尺寸畫出來。例如，為了清晰，與其它元件相比，某些元件的尺寸被誇大了。進一步，在認為合適的地方，在這些圖中重複標號來表示相應的或者類似的元件。
雖然下面將詳細地描述本發明的幾個實施方式，但是本發明所有實施方式的共同點在於為了避免這個寄生雙極電晶體的基極-發射極電壓形成正向偏置，防止這個寄生雙極電晶體發生導通，用於增加這個N溝道電晶體的源極電壓的一個電路和方法。在先進的半導體技術中，本發明避免產生雙極快速反向，因為若一旦超過了VT1(即，VT2＝VT1，和IT2＝IT1)，就會對這個器件產生一個幾乎瞬時的破壞。對這些器件來說，一旦已經發生，就不足以改善雙極快速反向的效應，因為故障電流IT2是非常低的。相反，對這些技術來說，最好是能夠避免快速反向並且注意增加VT1的值，以使在一個ESD放電期間，這個輸出緩衝器NMOS器件不快速反向。這與傳統的技術極為不同，傳統的技術是在快速反向以後，使用眾所周知的技術例如鎮流來試圖控制寄生雙極動作。
圖3顯示了一個實施方式，其中一個相對較小的電阻(26)連接在這個N溝道電晶體(24)的源極與地之間。一個源極注入電流源(32)被用於引導來自一個正的ESD事件的某些ESD電流通過這個小源極電阻，以使這個N溝道電晶體的源極在這個事件中被提升，這樣防止這個基極-發射極結形成一個正向偏置，正向偏置會接著促使這個內在的寄生雙極裝置產生快速反向。這樣，通過流過電阻26的這個電流，就在形成於這個電晶體24的源極和p型襯底(陽極)之間的這個二極體的陰極(n+擴散)上產生了一個正的電勢。通過調節電阻26的值或者源極注入電流源32的相對強度，可以輕易地控制這個電勢的幅度。相反地，由電晶體24的n+源極擴散形成的二極體的這個陽極(襯底)的這個電勢由這個雪崩產生率和有效襯底電阻來控制，這一般很難獨立於其它製造參數來設計。這樣，通過使用所描述的發明，可以使用一個不改變或者影響其它物理或者電氣參數的方式來控制快速反向，這些物理或者電氣參數在其它製造過程中是需要的。
下面參考圖4詳細地描述本發明的一個特定實施方式。
圖4使用原理圖的形式顯示了根據本發明的一個輸出緩衝器電路20。輸出緩衝器電路20是具有ESD保護的一個輸出緩衝器電路，並且包括P溝道電晶體22，N溝道電晶體24，電阻26，焊盤30，一個源極注入電流源32，ESD軌道鉗位電路(rail clamp)46，和二極體48，這個源極注入電流源進一步包括一個源極注入偏置電路33和一個源極注入器電晶體34。P溝道電晶體22和N溝道電晶體24一起形成一個輸出緩衝器電路。所顯示的P溝道電晶體22有連接在它的漏電極和阱之間的內在二極體28。P溝道源極注入器電晶體34有與焊盤30相連的一個源極，一個柵極，和與電阻26的一端相連的一個漏電極。P溝道源極注入器電晶體34的這個柵極被這個源極注入偏置電路33偏置。
源極注入偏置電路33包括P溝道電晶體36和38，電阻40和44，和N溝道電晶體42。P溝道電晶體36具有連接到VDD的一個柵極，連接到焊盤30的第一源極，和第二漏電極。P溝道電晶體38具有連接到被標識為VDD的一個正電源供應電壓端的一個源極，連接到地的一個柵極，和一個漏電極。電阻40具有連接到P溝道電晶體38的漏電極的第一端，和第二端。N溝道電晶體42具有連接到電阻40的第二端的漏電極，連接到P溝道電晶體36的這個第二漏電極的柵極，和連接到VSS的源極。電阻44具有連接到N溝道電晶體42的這個柵極的第一端，和連接到標識為VSS的地的第二端。ESD軌道鉗位電路46和二極體48連接到VDD和VSS之間。ESD軌道鉗位電路46可能是包括電路20的集成電路的內在電容，或者可能是在一個ESD事件中，用於在VDD和VSS之間提供一個放電路徑的一個有源鉗位電路。當VSS比VDD高一個二極體的電壓降(Vd)時，二極體48導通電流。
在這個輸出緩衝器電路的正常操作期間，電晶體22和24的柵極被圖4所沒有顯示的內部電路偏置，這促使P溝道電晶體22或者N溝道電晶體24(根據需要)驅動焊盤30到所需電壓。源極注入偏置電路33將源極注入器電晶體34變為一個非導通狀態來使電流洩漏最小。P溝道電晶體36基本上是不導通的，這促使N溝道電晶體42的柵極電壓變低，並且促使電晶體42變為不導通。這反過來促使電阻40的這個第二端上的電壓是足夠地高，以促使P溝道源極注入器電晶體34基本上是不導通的。
在一個正的ESD事件中，或者其它高電壓事件中，源極注入偏置電路33將P溝道源極注入器電晶體34維持在一個導通狀態。然後，P溝道源極注入器電晶體34用作一個電流源。當焊盤30上的電壓超過比VDD高的一個閾值電壓降時，P溝道電晶體36變為導通，這促使一個相對較高的電壓被提供到N溝道電晶體42的柵極。然後，N溝道電晶體42變為導通，這促使P溝道電晶體34的柵極被拉低，這促使源極注入器P溝道電晶體34變為導通。某些ESD電流是從焊盤30，通過P溝道源極注入器電晶體34和電阻26傳導到VSS的。剩餘的ESD事件電流通過P溝道電晶體22的內在二極體流動到VDD，然後經過ESD軌道鉗位電路46流動到VSS。
通過促使某些ESD電流流過源極注入器電晶體34和電阻26，N溝道電晶體24的源極電壓被增加了，這樣增加了內在雙極電晶體(如圖1和圖3所顯示的)的發射極電壓，這防止了內在雙極電晶體變為導通。這增加了在一個ESD事件期間可以被建立的焊盤電壓，使之超出通常會出現快速反向的一個電壓。如上所述，快速反向特別是對使用先進的、自對準矽化物膜技術的集成電路具有破壞性。
這個電阻26的阻值的上限由電阻26對N溝道電晶體24所產生的導通延遲的長度決定。因為這個襯底電勢不能增加到很高(因為這個襯底連接到地)，N溝道電晶體24的源極上的一小電壓就足夠防止這個寄生雙極器件導通。N溝道電晶體24的源極的電壓僅需要比這個襯底電壓高一個二極體的電壓降，就能夠防止產生雙極快速反向。在所顯示的實施方式中，所實現的電阻26的阻值大約是10歐姆或者更少。
在一個替代實施方式中，不是使用源極注入偏置電路33，而是將P溝道源極注入器電晶體34的柵極直接連接到VDD。雖然這個方法仍然允許源極注入器電晶體34將電流注入到電阻26，當VDD開始隨這個焊盤30而上升時，電流的數量將減少。這促使源極注入器電晶體34的源極到柵極電壓幅度下降從而不再對這個器件形成偏置。但是，使用源極注入偏置電路33的一個優點是如果VDD開始隨焊盤30一起移動時，能夠維持足夠使P溝道源極注入器電晶體34高度導通的一個源極對柵極電壓，這是因為電晶體36僅需要提供很小的電流到電阻44來促使電阻44上的電壓降超過N溝道電晶體42的閾值電壓。雖然電晶體36仍然對這個去偏置效應很敏感，但是可以輕易地調節這個電阻44的阻值，以使這個N溝道電晶體42仍然處於導通，以確保電晶體34的這個柵極電壓能夠足夠地低，來促使P溝道源極注入器電晶體34保持高度導通。
電阻26以及由源極注入器電晶體34和源極注入器偏置電路33所形成的這個電流源32的使用能夠大大地擴展這個緩衝器電路在產生擊穿以前的這個ESD的範圍，這使這個ESD保護電路在器件出現故障以前具有更大的富餘度。
雖然在一個優選實施方式中已經描述了本發明，但是該領域的技術人員很清楚，可以使用很多的方法來修改本發明，並且可以提出許多與具體提到的和上述實施方式不同的實施方式。所以，應注意，後附權利要求書包括了所有處於本發明的真正範圍內的、對本發明的修改。
權利要求
1.一個半導體器件，其特徵是包括一個端；具有連接到這個端的第一節點，和第二節點的一個電流源，用於對這個端上的一個靜電放電(ESD)作出響應，提供一個電流；一第一電阻元件，具有連接到一第一電壓參考節點的第一節點，和連接到這個電流源的這個第二節點的第二節點；和一第一電晶體，具有一個控制電極，連接到這個端的第一電流電極，和連接到這個電流源的這個第二節點的第二電流電極。
2.如權利要求1的這個半導體器件，其中這個電流源進一步的特徵是包括一第二電晶體，具有一個控制柵極，連接到這個電流源的第一節點的第一電流電極，和連接到這個電流源的第二節點的第二電流電極。
3.如權利要求2的這個半導體器件，其中這個電流源進一步的特徵是包括一個包括一第三電晶體的反饋電路，該第三電晶體具有連接到這個電流源的這個第一節點的控制電極，連接到第一電壓參考節點的第一電流電極，和連接到第二電晶體的控制電極的第二電流電極。
4.對一個半導體器件的一個電晶體進行偏置的一個方法，這個方法的特徵是包括步驟檢測在這個電晶體的第一電流電極上的高電壓事件；和對檢測這個高電壓事件的步驟作出響應，對這個電晶體的一第二電流電極進行偏置，其中對這個第二電流電極進行偏置是用於防止與這個電晶體相關的一個p-n結形成正向偏置。
5.一個半導體器件，其特徵是包括一個焊盤；一個N型的電晶體，這個N型電晶體具有一個控制節點，連接到這個焊盤的第一電流電極，和第二電流電極；一個P型的電晶體，這個P型電晶體具有一個控制節點，連接到第一電壓參考端的第一電流電極，連接到這個N型電晶體的這個第一電流電極的第二電流電極；和一電壓源，具有一個連接到這個N型電晶體的第二電流電極的用於提供一個電壓的輸出節點，和一個連接到這個焊盤的、用於控制這個電壓源的輸出節點的電壓值的輸入節點。
6.如權利要求5的這個半導體器件，其中這個電壓源的進一步特徵是包括一第一電阻元件，具有連接到這個電壓源的輸出節點的第一節點，和連接到第二電壓參考端的第二節點；和一電流源，具有連接到這個電壓源的這個輸入節點的第一節點，和連接到這個電壓源的這個輸出節點的第二節點。
7.如權利要求6的這個半導體器件，其中這個電流源的特徵是包括一第一導通類型的第一電晶體，具有連接到這個第一電壓參考端的一個控制節點，連接到這個焊盤的第一電流電極，和第二電流電極；一第一導通類型的第二電晶體，具有一個控制節點，連接到這個焊盤的第一電流電極，和連接到這個電壓源的這個輸出節點的第二電流電極；一第二導通類型的第三電晶體，具有連接到這個第一電晶體的這個第二電流電極的一個控制節點，連接到這個第二電晶體的這個控制電極的第一電流電極，和連接到這個第二電壓參考端的第二電流電極；和一第二電阻元件，具有連接到這個第三電晶體的這個控制節點的第一節點，和連接到這個第二電壓參考端的第二節點。
8.如權利要求7的這個半導體器件，其中這個電流源的特徵是包括一第一導通類型的第一電晶體，具有連接到這個第一電壓參考端的一個控制節點，連接到這個焊盤的第一電流節點，和連接到這個電壓源的這個輸出節點的第二電流電極。
9.一個半導體器件，其特徵是包括一個用於檢測一個高電壓靜電放電(ESD)事件的裝置；和一個用於對一個p-n結進行偏置的裝置，用來防止當這個裝置檢測這個高電壓ESD事件時這個p-n結被正向偏置。
全文摘要
一種電路(20)包括一個電阻(26)和一個電流源(32),用於增加這個N溝道電晶體的源極電壓,以避免這個寄生雙極器件的基極－發射極電壓被正向偏置來防止這個寄生雙極器件發生導通。在一個實施方式中,一個相對較小的電阻(26)連接在一個N溝道電晶體(24)的這個源極和地之間。這個電流源(32)被用於引導某些來自一個正ESD事件的ESD電流通過這個小源極電阻(26),以使在這個事件中這個N溝道電晶體(24)的源極電壓增加,這樣防止這個寄生雙極器件快速反向。
文檔編號H01L27/04GK1256516SQ9912097
公開日2000年6月14日 申請日期1999年11月29日 優先權日1998年11月30日
發明者傑裡米·C·史密斯 申請人:摩託羅拉公司