集成電路及其靜電放電防護方法

2023-07-05 18:00:41 1

專利名稱：集成電路及其靜電放電防護方法
技術領域：
本發明涉及一種集成電路，特別是一種用於靜電放電防護的集成電路。
背景技術：
目前使用橫向擴散金屬氧化物半導體(Laterally diffiised metal oxide semiconductor, LDMOS)製程所製造的集成電路，基本上是利用其本身驅動 器(driver)的大面積，而做靜電放電(Electrostatic Discharge, ESD)防護， 一般而 言ESD的防護效果均不佳。因LDMOS元件的結構不易誘使寄生於LDMOS 的雙極性接面電晶體路徑(BJT path)動作。而且開放式漏極輸入/輸出(Open DrainIO)元件更是因為僅有單一路逕到接地端，更是不容易做ESD防護。目 前大多數採用磊晶層(Epitaxial layer)加上N型埋層，來誘使寄生於LDMOS 的雙極性接面電晶體路徑動作，以提升ESD防護的層次。
圖1為現有技術中的橫向擴散金屬氧化物半導體元件的靜電放電的電流 走向示意圖。請參閱圖1，當漏極12與源極14之間的距離d值較小時，ESD 電流先走路徑(l)，即橫向的雙極性路徑(lateral bipolar path),再引發走路徑 (2)，即垂直向的雙極性路徑(vertical bipolar path),此時ESD電流經過N型井 區16，流到N型埋層18，再經N型井區16，流到源極14;當d值較大時， 則ESD電流只走路徑(l)，即橫向的雙極性路徑。
由於磊晶圓非常昂貴，因此利用磊晶層加上N型埋層的解決方案，雖然 較僅僅利用驅動器具有大面積的方法，在ESD防護效果上改善許多，但仍有 成本太高的問題，因此有必i開發其它的技術解決方案，以同時具有優異的 ESD防護效果及較經濟的製造技術。本發明提出嶄新的概念與解決方法，能 有效解決上述問題，大幅降低生產成本。

發明內容
本發明的目的為提供一種集成電路，其包括第一橫向擴散金屬氧化物半導體電晶體，其具有第一深N型井區與受該第一深N型井區的第一摻雜濃度 影響的第一受控制路徑；及第二橫向擴散金屬氧化物半導體電晶體，其具有 第二深N型井區與受該第二深N型井區的第二摻雜濃度影響的第二受控制路 徑，其中該第二受控制路徑並聯於該第一受控制路徑，該第一受控制路徑與 該第二受控制路徑具有相同的類型但具有不同的導通性質，且該類型為N型 與P型的其中之一。
根據上述，其中所述的第一深N型井區的第一摻雜濃度決定第一橫向擴 散金屬氧化物半導體電晶體的第一崩潰電壓，所述的第二深N型井區的第二 摻雜濃度決定第二橫向擴散金屬氧化物半導體電晶體的第二崩潰電壓，且該 第二崩潰電壓小於第一崩潰電壓。
根據上述，其中所述的第二橫向擴散金屬氧化物半導體電晶體具有一柵 極端與一源極端，且該柵極端與該源極端之間耦合一電阻器。
根據上述，其中所述的第二橫向擴散金屬氧化物半導體電晶體的漏極接 觸至復晶矽柵極的距離大於所述的第一橫向擴散金屬氧化物半導體電晶體的 漏極接觸至復晶矽柵極的距離。
根據上述，其中所述的第一深N型井區包覆第一受控制路徑，且所述的 第二深N型井區包覆第二受控制路徑。
本發明的另一目的為提供一種集成電路的靜電放電防護方法，其中所述 的集成電路包括具有一第一深N型井區與第一受控制路徑的第一橫向擴散金 屬氧化物半導體電晶體，且該第一深N型井區的第一摻雜濃度決定該第一橫 向擴散金屬氧化物半導體電晶體的第一崩潰電壓，而該方法包括下列步驟 提供具有第二深N型井區與第二受控制路徑的第二橫向擴散金屬氧化物半導 體電晶體，其中該第二深N型井區的第二摻雜濃度決定第二橫向擴散金屬氧 化物半導體電晶體的第二崩潰電壓，該第一受控制路徑與該第二受控制路徑 具有相同的類型，而該類型為N型與P型的其中之一，且該第二崩潰電壓小 於該第一崩潰電壓；以及將第二受控制路徑與第一受控制路徑並聯連接。
根據上述，其中所述的第二深N型井區的第二摻雜濃度高於第一深N型 井區的第一摻雜濃度；當該集成電路遭受高於預定電壓的靜電放電電壓時， 該第二橫向擴散金屬氧化物半導體電晶體較該第一橫向擴散金屬氧化物半導 體電晶體先導通；且該第二橫向擴散金屬氧化物半導體電晶體防護第一橫向擴散金屬氧化物半導體電晶體，以防止第一橫向擴散金屬氧化物半導體晶體 管受所述的靜電放電電壓的損害。
根據上述，其中所述的第二橫向擴散金屬氧化物半導體電晶體具有一柵 極端與一源極端，且該方法更包括下列步驟耦合一電阻器於該柵極端與源 極端之間。
根據上述，其中所述的電阻器是一N型金屬氧化物半導體電晶體，或由 若干個N型金屬氧化物半導體電晶體串聯構成。
根據上述，其中所述的電阻器是一P型金屬氧化物半導體電晶體，或由 若干個P型金屬氧化物半導體電晶體串聯構成。
根據上述，其中所述的第一橫向擴散金屬氧化物半導體電晶體受配置為 一開放式漏極輸入/輸出元件。
根據上述，其中所述的靜電放電防護方法更包括下列步驟使所述的第 二橫向擴散金屬氧化物半導體電晶體的漏極接觸至復晶矽柵極的距離大於所 述的第一橫向擴散金屬氧化物半導體電晶體的漏極接觸至復晶矽柵極的距 離。
根據上述，其中所述的第一橫向擴散金屬氧化物半導體電晶體與第二橫 向擴散金屬氧化物半導體電晶體不包括磊晶層或N型埋層。
根據上述，其中所述的靜電放電防護方法更包括下列步驟使第一深N 型井區包覆第一受控制路徑；及使第二深N型井區包覆第二受控制路徑。
本發明的又一目的為提供一種集成電路，其包括第一橫向擴散金屬氧 化物半導體電晶體，其具有第一深N型井區與第一受控制路徑，其中該第一 深N型井區的摻雜濃度決定該第一受控制路徑的第一導通性質；及第二橫向 擴散金屬氧化物半導體電晶體，其具有並聯於該第一受控制路徑的第二受控 制路徑，其中該第一導通性質不同於該第二受控制路徑的第二導通性質，該 第一受控制路徑與該第二受控制路徑具有相同的類型，且該類型為N型與P 型的其中之一。


圖1為背景技術中的橫向擴散金屬氧化物半導體元件的靜電放電的電流 走向示意圖；圖2為本發明的實施例1的橫向擴散N型金
放電的電流走向示意圖3為本發明的實施例2的橫向擴散P型金
放電的電流走向示意圖4為本發明的實施例3的電路示意圖； 圖5為本發明的實施例4的電路示意圖； 圖6為本發明的實施例5的電路示意圖； 圖7為本發明的實施例6的電路示意圖； 圖8為本發明的實施例7的電路示意圖9為本發明的實施例8的電路示意圖。
標號說明
4、 5、 6、 7、 8、 9:電路 12、 22、 32:漏極 14、 24、 34:源極 16、 33、 80al、 80bl: N型井區 18: N型埋層 20: LDNMOS電晶體結構 21、 31:柵極
23、 40al、 40bl: N型漂移區 25、 35、 40a2、 40b2、 80a2、 80b2:深N型井區 27、 37: P型基底 30: LDPMOS電晶體結構 40、 50、 60、 70、 80:配合元件 40a、 80a:提供ESD防護的LDMOS元件 40b、 80b:被保護的LDMOS元件 42、 82:電阻器 52: NMOS元件 62: PMOS元件 72:串聯的NMOS元件
屬氧化物半導體元件的靜電 屬氧化物半導體元件的靜電
8(1)、 (2)、 (al)、 (a2)、 (bl)、 (b2):電流路徑
Da、 Db、 Dc、 Dd:漏極端
DTa、 DTb、 DTc、 DTd:摻雜濃度
Ga、 Gb、 Gc、 Gd:柵極端
PA1、 PA2:輸入輸出墊
Sa、 Sb、 Sc、 Sd:源極端
VBD1、 VBD2:崩潰電壓
具體實施例方式
將通過下述的本發明較佳實施例並配合附圖，進一步作詳細說明。 實施例1
圖2為本發明實施例1的橫向擴散N型金屬氧化物半導體元件的靜電放 電的電流走向示意圖。請參照圖2，橫向擴散N型金屬氧化物半導體 (LDNMOS)電晶體結構20包括一柵極21 、 一漏極22、 一源極24、 一漏極22 與源極24之間的N型漂移區23 (N-drift)、 一深N型井區25 (N well)和一 P 型基底27。
深N型井區25包覆漂移區23，深N型井區25的摻雜濃度可影響N型 漂移區23的特性，例如導通性質。深N型井區的摻雜濃度決定LDNMOS 電晶體的崩潰電壓VBD1，而崩潰電壓VBD1決定N型漂移區23的導通性 質；當LDNMOS電晶體遭受高於預定電壓的靜電放電電壓時，此導通性質 可使LDNMOS電晶體導通，以作為一放電路徑。
當深N型井區的摻雜濃度較原來的高時，崩潰電壓VBD1將降低；當深 N型井區的摻雜濃度較原來的低時，崩潰電壓VBD1將升高。漏極22接觸 至復晶矽柵極閘極21的距離的大小也可影響崩潰電壓VBD1;當柵極21與 源極24之間另外耦合一電阻器(未在圖中顯示)時，將可進一步穩定崩潰電壓 VBD1，其中電阻器的典型電阻值大小可選擇約為lkQ。
在本實施例中，深N型井區25的摻雜濃度設計為比一般LDNMOS晶體 管的高，且漏極22接觸至復晶矽柵極21的距離設計為比一般LDNMOS晶 體管的大，因此可在N型漂移區23誘發ESD的電流，除了走路徑(al)外， 即由漏極22走橫向的雙極性路徑至源極24，也走路徑(a2)，即由漏極22經較靠底層的深N型井區25，流至源極24,因此本實施例能提供較佳的ESD 防護效果。
值得注意的是本實施例的LDNMOS電晶體結構20不包括磊晶層或N型 埋層。由於對深N型井區25進行較高濃度的摻雜，較採用磊晶層加上N型 埋層的解決方案，在製造成本上降低許多，所以可以節省資源，而又同時能 達到高效能。
實施例2
圖3為本發明實施例2的橫向擴散P型金屬氧化物半導體元件的靜電放 電的電流走向示意圖。請參照圖3 ，橫向擴散P型金屬氧化物半導體(LDPMOS) 電晶體結構30包括一柵極31、 一漏極32、 一源極34、 一漏極32與源極34 之間的N型井區33、 一N型井區36、 一深N型井區35和一P型基底37。
深N型井區35包覆N型井區33，深N型井區35的摻雜濃度可影響N 型井區33的特性，例如導通性質。深N型井區的摻雜濃度決定LDPMOS 電晶體的崩潰電壓VBD2，而崩潰電壓VBD2決定N型井區33的導通性質； 當LDPMOS電晶體遭受高於預定電壓的靜電放電電壓時，此導通性質可使 LDPMOS電晶體導通，以作為一放電路徑。
當深N型井區的摻雜濃度較原來的高時，崩潰電壓VBD2將降低；當深 N型井區的摻雜濃度較原來的低時，崩潰電壓VBD2將升高。漏極32接觸 至復晶矽柵極31的距離的大小也可影響崩潰電壓VBD2;當柵極31與源極 34之間另外耦合一電阻器(未在圖中顯示)時，將可進一步穩定崩潰電壓 VBD2，其中電阻器的電阻值大小可選擇約lkQ。
此時，深N型井區35的摻雜濃度設計為比一般LDPMOS的高，且比N 型井區33的摻雜濃度要高，因此可在N型井區33誘發ESD的電流，除了 走路徑(bl)外，即由漏極32走橫向的雙極性路徑，經N型井區33，流至源 極34，也走路徑(b2)，即由漏極32經N型井區33、經下方的深N型井區35， 再經N型井區33，流至源極34，因此本實施例能提供較佳的ESD防護效果。
值得注意的是，本實施例的LDPMOS電晶體結構30不包括磊晶層或N 型埋層。與實施例l相同，本實施例能降低製造成本，節省資源，而又同時 能達到高效能。
10實施例3
圖4為本發明實施例3的電路示意圖。請參照圖4，電路4包含一被保 護的橫向擴散N型金屬氧化物半導體(LDNMOS)元件40b與一配合元件40， 而配合元件40可包括一保護用橫向擴散N型金屬氧化物半導體(LDNMOS) 元件40a。
被保護的LDNMOS元件40b可包括一 LDNMOS電晶體，且具有一柵極 端Gb、 一漏極端Db、 一源極端Sb、 一N型受控制通道40bl、與一深N型 井區40b2。深N型井區40b2的摻雜濃度DTb影響N型受控制通道40bl ， 例如影響N型受控制通道40bl的導通性質。漏極端Db耦合於一輸入輸出 墊PA1，且源極端Sb耦合於一地參考電位VSS。
保護用的LDNMOS元件40a可包括一 LDNMOS電晶體，且具有一柵極 端Ga、 一漏極端Da、 一源極端Sa、 一 N型受控制通道40al、與一深N型 井區40a2。深N型井區40a2的摻雜濃度DTa影響N型受控制通道40al ，例 如，影響N型受控制通道40al的導通性質。漏極端Da耦合於輸入輸出墊 PA1，且源極端Sa耦合於地參考電位VSS，亦即N型受控制通道40al並聯 於N型受控制通道40bl。
深N型井區40b2的摻雜濃度DTb決定被保護的LDNMOS元件40b的 第一崩潰電壓，深N型井區40a2的摻雜濃度DTa決定保護用的LDNMOS 元件40a的第二崩潰電壓，為了達到靜電放電的防護效果，可控制摻雜濃度 DTb與摻雜濃度DTa之間的高低關係，使保護用的LDNMOS元件40a所具 有的第二崩潰電壓小於被保護的LDNMOS元件40b所具有的第一崩潰電壓。
深N型井區40b2可包覆N型受控制通道40bl ，深N型井區40a2可包 覆N型受控制通道40ah當N型受控制通道40bl與N型受控制通道40al 具有相同的結構特性時，可調整摻雜濃度DTa高於摻雜濃度DTb，以使第二 崩潰電壓小於第一崩潰電壓。舉例而言，第二崩潰電壓可為31V，且第一崩 潰電壓可為35V。
在第二崩潰電壓小於第一崩潰電壓的元件特性的情況下，當防護電路4 遭受高於預定電壓的靜電放電電壓時，保護用的LDNMOS元件40a較被保 護的LDNMOS元件40b先導通。如此，保護用的LDNMOS元件40a可防護被保護的LDNMOS元件40b ，以防止被保護的LDNMOS元件40b受靜電放 電電壓的損害。
為了使配合元件40的操作較為穩定，如圖4所示，配合元件40可包括 保護用的LDNMOS元件40a與一電阻器42。電阻器42耦合於保護用的 LDNMOS元件40a的柵極端Ga與源極端Sa之間，其中電阻器22的典型電 阻值大小可選擇約為im。
在本實施例中，被保護的LDNMOS元件40b可以為開放式漏極輸入/輸 出元件，提供ESD防護的LDNMOS元件40a的深N型井區40al的摻雜濃 度DTa大於被保護的LDNMOS元件40b的深N型井區40b 1的摻雜濃度DTb ， 且提供ESD防護的LDNMOS元件40a的漏極接觸至復晶矽柵極的距離較被 保護的LDNMOS元件40b的漏極接觸至復晶矽柵極的距離要大，例如加大 約3至5拜，所以可使提供ESD防護的LDNMOS元件40a的崩潰電壓小於 被保護的LDNMOS元件40b的崩潰電壓。當電路4遭受到高於預定電壓的 ESD電壓時，提供ESD防護的LDNMOS元件40a會先導通，因此可以防止 被保護的LDNMOS元件40b受到ESD電壓的損害。
實施例4
圖5為本發明實施例4的電路示意圖。請參照圖5，電路5與實施例3 中的電路4相似，主要不同之處在於電路4中的電阻器42被電路5中的 NMOS元件52所取代，而NMOS元件52的柵極連接至VDD端。
同實施例3所述的，本實施例中的配合元件50中的提供ESD防護的 LDNMOS元件40a的深N型井區的摻雜濃度大於被保護的LDNMOS元件 40b的深N型井區的摻雜濃度，且提供ESD防護的LDNMOS元件40a的漏 極接觸至復晶矽柵極的距離較被保護的LDNMOS元件40b的漏極接觸至復 晶矽柵極的距離要大，所以可使提供ESD防護的LDNMOS元件40a的崩潰 電壓小於被保護的LDMOS元件40b的崩潰電壓。當電路5遭受到高於預定 電壓的ESD電壓時，提供ESD防護的LDNMOS元件40a會先導通，因此可 以防止被保護的LDNMOS元件40b受到ESD電壓的損害。
實施例5 1圖6為本發明實施例5的電路示意圖。請參照圖6，電路6與實施例4 中的電路5相似，主要不同之處在於，電路5中的NMOS元件52被電路6 中的PMOS元件62所取代。
本實施例中的配合元件60可以防止被保護的LDNMOS元件40b受到 ESD電壓的損害，原理如實施例4中所述，在此不再重述。
實施例6
圖7為本發明實施例6的電路示意圖。請參照圖7，電路7與實施例4 中的電路5相似，主要不同之處在於，電路5中的配合元件50僅包含一個 NMOS元件52，而電路7中的配合元件70則包含串聯的2個NMOS元件組 72。
同樣地，本實施例中的配合元件70可以防止被保護的LDNMOS元件40b 受到ESD電壓的損害，原理如上述，在此不再重述。
當然，依本發明的精神，串聯的2個NMOS元件組72也可改為串聯更 多NMOS元件，或者也可改為串聯多個PMOS元件。
實施例7
圖8為本發明實施例7的電路示意圖。請參照圖8，電路8包含一橫向 擴散P型金屬氧化物半導體(LDPMOS)元件80b與一配合元件80，而配合元 件80可包括一橫向擴散P型金屬氧化物半導體(LDPMOS)元件80a。
LDPMOS元件80b可包括一 LDPMOS電晶體，且具有一柵極端Gd、 一 漏極端Dd、 一源極端Sd、 一N型井區80bl、與一深N型井區80b2。深N 型井區80b2的摻雜濃度DTd影響N型井區80bl ，例如影響N型井區80bl 的導通性質。漏極端Dd耦合於一輸入輸出墊PA2，且源極端Sd耦合於一電 源參考電位VDD。
LDPMOS元件80a可包括一 LDPMOS電晶體，且具有一柵極端Gc、 一 漏極端Dc、 一源極端Sc、 一N型井區80al、與一深N型井區80a2。深N 型井區80a2的摻雜濃度DTc影響N型井區80al，例如影響N型井區80al 的導通性質。漏極端Dc耦合於輸入輸出墊PA2，且源極端Sc耦合於電源參 考電位VSS，亦即N型井區80al並聯於N型井區80bl。通過控制摻雜濃度DTd與摻雜濃度DTc，可使N型井區80bl與N型井區80al具有不同的導通 性質。
深N型井區80b2的摻雜濃度DTd決定LDPMOS元件80b的第一崩潰 電壓，深N型井區80a2的摻雜濃度DTc決定LDPMOS元件80a的第二崩潰 電壓，為了達到具有差異的導通性質，可控制摻雜濃度DTd與摻雜濃度DTc 之間的高低關係，使LDPMOS元件80a所具有的第二崩潰電壓小於LDPMOS 元件80b所具有的第一崩潰電壓。
深N型井區80b2可包覆N型井區80bl ，深N型井區80a2可包覆N型 井區80al;當N型井區80bl與N型井區80al具有相同的結構特性時，可 調整摻雜濃度DTc高於摻雜濃度DTd，以使第二崩潰電壓小於第一崩潰電壓。 舉例而言，第二崩潰電壓可為31V，且第一崩潰電壓可為35V。
在第二崩潰電壓小於第一崩潰電壓的元件特性的情況下，當電路8遭受 高於預定電壓的靜電放電電壓時，LDPMOS元件80a比LDPMOS元件80b 先導通。如此，LDPMOS元件80a可防護LDPMOS元件80b，以防止LDPMOS 元件80b受靜電放電電壓的損害。
為了使配合元件80的操作較為穩定，如圖8所示，配合元件80可包括 LDPMOS元件80a與一電阻器82。電阻器82耦合於LDPMOS元件80a的柵 極端Gc與源極端Sc之間，其中電阻器82的典型電阻值大小可選擇約為lkQ。 電阻器82所具有的電阻值亦可利用其它的元件來替代，例如NMOS電晶體、 PMOS電晶體或其元件的結合。
在本實施例中，LDPMOS元件80b可為開放式漏極輸入/輸出元件， LDPMOS元件80a的漏極接觸至復晶矽柵極的距離較LDPMOS元件80b的 漏極接觸至復晶矽柵極的距離要大，例如加大約3至5^m，可進一步調整第 二崩潰電壓與第一崩潰電壓之間的關係，以使LDPMOS元件80a的崩潰電壓 小於LDPMOS元件80b的崩潰電壓。
實施例8
圖9為本發明實施例8的電路示意圖。圖9所顯示的電路9為圖4的電 路4的變形。請參照圖9，電路9包含一 LDNMOS元件40b與LDNMOS元 件40a。LDNMOS元件40b可包括一 LDNMOS電晶體，且具有一柵極端Gb、 一漏極端Db、 一源極端Sb與一 N型漂移區40bl 。漏極端Db耦合於一輸入 輸出墊PA1，且源極端Sb耦合於一地參考電位VSS。
LDNMOS元件40a可包括一 LDNMOS電晶體，且具有一柵極端Ga、 一漏極端Da、 一源極端Sa、 一 N型漂移區40al 、與一深N型井區40a2。深 N型井區40a2的摻雜濃度DTa決定N型漂移區40al的導通性質。漏極端 Da耦合於輸入輸出墊PAl，且源極端Sa耦合於地參考電位VSS，亦即N型 漂移區40al並聯於N型漂移區40bl 。通過控制摻雜濃度DTa，可使N型漂 移區40bl與N型漂移區40al具有不同的導通性質。
LDNMOS元件40b具有第二崩潰電壓，深N型井區40a2的摻雜濃度 DTa決定LDNMOS元件40a的第二崩潰電壓，為了達到具有差異的導通性 質，可控制摻雜濃度DTa，使LDNMOS元件40b所具有的第二崩潰電壓小 於LDNMOS元件40a所具有的第一崩潰電壓。
在第二崩潰電壓小於第一崩潰電壓的元件特性(例如柵極端Ga加上適 當的偏壓，或柵極端Ga與源極端Sb之間耦合一電阻器)的情況下，當電路9 遭受高於預定電壓的靜電放電電壓時，LDNMOS元件40a較LDNMOS元件 40b先導通。如此，LDNMOS元件40a可防護LDNMOS元件40b，以防止 LDNMOS元件40b受靜電放電電壓的損害。
圖9中的電路9可輕易地轉換為兩個LDPMOS元件並聯情況的電路， 此處省略敘述。
綜上所述，本發明提供一種具有靜電放電防護功能的電路及其方法，利 用提高在深N型井區的摻雜濃度，及增加漏極接觸至復晶矽柵極的距離，來 達成極佳的ESD防護功能，同時由於不使用磊晶層及N型埋層，所以可以 較現有技術顯著地降低生產成本。
本發明由本領域技術人員所作的任何變動和修改均屬於修飾，並不脫離 本發明的申請保護範圍。
權利要求
1. 一種集成電路，其特徵在於，包含一第一橫向擴散金屬氧化物半導體電晶體，具有一第一深N型井區與受該第一深N型井區的第一摻雜濃度影響的一第一受控制路徑；及一第二橫向擴散金屬氧化物半導體電晶體，具有一第二深N型井區與受該第二深N型井區的第二摻雜濃度影響的一第二受控制路徑，其中該第二受控制路徑並聯於該第一受控制路徑，該第一受控制路徑與該第二受控制路徑具有相同的類型但具有不同的導通性質，且該類型為N型與P型的其中之一。
2. 如權利要求1所述的集成電路，其特徵在於，所述的第一深N型井區的 第一摻雜濃度決定該第一橫向擴散金屬氧化物半導體電晶體的第一崩潰 電壓，該第二深N型井區的第二摻雜濃度決定該第二橫向擴散金屬氧化 物半導體電晶體的第二崩潰電壓，且該第二崩潰電壓小於該第一崩潰電壓。
3. 如權利要求2所述的集成電路，其特徵在於，其中所述的第二深N型井區的第二摻雜濃度高於所述的第一深N型井區 的第一摻雜濃度；當所述的集成電路遭受高於預定電壓的靜電放電電壓時，該第二橫向 擴散金屬氧化物半導體電晶體較第一橫向擴散金屬氧化物半導體電晶體 先導通；及所述的第二橫向擴散金屬氧化物半導體電晶體防護第一橫向擴散金 屬氧化物半導體電晶體，以防止第一橫向擴散金屬氧化物半導體電晶體受 所述的靜電放電電壓的損害。
4. 如權利要求2所述的集成電路，其特徵在於，所述的第二橫向擴散金屬氧 化物半導體電晶體具有一柵極端與一源極端，且該柵極端與該源極端之間 耦合一電阻器，其中所述的電阻器是一N型金屬氧化物半導體電晶體，或由若干個N型金屬氧化物半導體電晶體串聯構成；或所述的電阻器是一 P型金屬氧化物半導體電晶體，或由若干個P型 金屬氧化物半導體電晶體串聯構成。
5. 如權利要求2所述的集成電路，其特徵在於，其中所述的第一橫向擴散金屬氧化物半導體電晶體受配置為一開放式漏 極輸入/輸出元件；及/或所述的第二橫向擴散金屬氧化物半導體電晶體的漏極接觸至復晶矽 柵極的距離大於所述的第一橫向擴散金屬氧化物半導體電晶體的漏極接 觸至復晶矽柵極的距離。
6. 如權利要求1所述的集成電路，其特徵在於，其中-所述的第一橫向擴散金屬氧化物半導體電晶體與第二橫向擴散金屬 氧化物半導體電晶體不包括一磊晶層或一N型埋層；及/或所述的第一深N型井區包覆第一受控制路徑，且該第二深N型井區 包覆第二受控制路徑。
7. —種集成電路的靜電放電防護方法，其特徵在於，所述的集成電路包括具 有一第一深N型井區與一第一受控制路徑的一第一橫向擴散金屬氧化物 半導體電晶體，且該第一深N型井區的第一摻雜濃度決定該第一橫向擴 散金屬氧化物半導體電晶體的第一崩潰電壓，而該方法包括下列步驟提供具有一第二深N型井區與一第二受控制路徑的一第二橫向擴散 金屬氧化物半導體電晶體，其中該第二深N型井區的第二摻雜濃度決定 該第二橫向擴散金屬氧化物半導體電晶體的第二崩潰電壓，該第一受控制 路徑與該第二受控制路徑具有相同的類型，而該類型為N型與P型的其 中之一，且該第二崩潰電壓小於第一崩潰電壓；及將所述的第二受控制路徑與第一受控制路徑並聯連接。
8. 如權利要求7所述的集成電路的靜電放電防護方法，其特徵在於，其中所述的第二深N型井區的第二摻雜濃度高於第一深N型井區的第一摻雜濃度；當所述的集成電路遭受高於預定電壓的靜電放電電壓時，該第二橫向 擴散金屬氧化物半導體電晶體較第一橫向擴散金屬氧化物半導體電晶體 先導通；及所述的第二橫向擴散金屬氧化物半導體電晶體防護該第一橫向擴散 金屬氧化物半導體電晶體，以防止第一橫向擴散金屬氧化物半導體電晶體 受所述的靜電放電電壓的損害。
9. 如權利要求7所述的集成電路的靜電放電防護方法，其特徵在於，所述的 第二橫向擴散金屬氧化物半導體電晶體具有一柵極端與一源極端，且所述 的方法更包括下列步驟耦合一電阻器於所述的柵極端與源極端之間。
10. 如權利要求7所述的集成電路的靜電放電防護方法，其特徵在於，更包括 下列步驟:使所述的第二橫向擴散金屬氧化物半導體電晶體的漏極接觸至 復晶矽柵極的距離大於所述的第一橫向擴散金屬氧化物半導體電晶體的 漏極接觸至復晶矽柵極的距離。
11. 如權利要求7所述的集成電路的靜電放電防護方法，其特徵在於，更包括 下列步驟使所述的第一深N型井區包覆第一受控制路徑；及使所述的第二深N型井區包覆第二受控制路徑。
12. —種集成電路，其特徵在於，包括一第一橫向擴散金屬氧化物半導體電晶體，具有一第一深N型井區 與一第一受控制路徑，其中該第一深N型井區的摻雜濃度決定該第一受 控制路徑的第一導通性質；及一第二橫向擴散金屬氧化物半導體電晶體，具有並聯於所述的第一受 控制路徑的一第二受控制路徑，其中該第一導通性質不同於第二受控制路 徑的第二導通性質，該第一受控制路徑與該第二受控制路徑具有相同的類 型，且該類型為N型與P型的其中之一。
全文摘要
本發明涉及一種集成電路，其包括第一橫向擴散金屬氧化物半導體電晶體，其具有第一深N型井區與受該第一深N型井區的第一摻雜濃度影響的第一受控制路徑；及第二橫向擴散金屬氧化物半導體電晶體，其具有第二深N型井區與受該第二深N型井區的第二摻雜濃度影響的第二受控制路徑，其中該第二受控制路徑並聯於該第一受控制路徑，該第一受控制路徑與該第二受控制路徑具有相同的類型但具有不同的導通性質，且該類型為N型與P型的其中之一。
文檔編號H01L27/085GK101546769SQ20081008701
公開日2009年9月30日 申請日期2008年3月28日 優先權日2008年3月28日
發明者張藤寶, 鄧志輝 申請人:盛群半導體股份有限公司