用於限流地給節點再充電的電路的製作方法

2023-08-06 20:11:56

用於限流地給節點再充電的電路的製作方法
【專利摘要】根據實施例，本發明提供了一種電路，具有輸出節點、第一電位變化級和第二電位變化級，第一電位變化級設置用於對輸入信號做出反應將輸出節點與供電電位相連接，第二電位變化級設置用於：在輸出節點的電位與供電電位之間的差低於預先確定的極限值時，將輸出節點與供電電位相連接。
【專利說明】用於限流地給節點再充電的電路
【技術領域】
[0001]實施例總體上涉及用於限流地給節點再充電的電路。
【背景技術】
[0002]在電子裝置、例如智慧卡中，例如在轉入或轉出節能模式的過程中，可能需要儘快給(電路)節點再充電，但同時不超出允許的最大充/放電電流。相應地，本發明的目的在於，提供一種可以儘快給節點放電或充電、或者換言之將一個電位再充電至另一個電位的電路，同時不超出最大允許電流。
[0003]從EP1187331A1中已知了例如延遲構件，其中通過限制電流消耗來延遲電子開關的轉換時間。

【發明內容】

[0004]這一目的通過具有獨立權利要求所述特徵的用於限流地對節點進行再充電的電路來實現。有利設計方案是從屬權利要求的內容。
[0005]根據實施例，提供了一種具有輸出節點、第一電位變化級和第二電位變化級的電路，第一電位變化級設置用於對輸入信號做出反應將輸出節點與供電電位相連接，第二電位變化級設置用於:在輸出節點的電位與供電電位之間的差低於預先確定的極限值時，將輸出節點與供電電位相連接。
【專利附圖】

【附圖說明】
[0006]附圖描述的不是實際的尺寸比例，而是用於通過圖示來說明各個實施例的原理。以下藉助附圖對各個實施例進行描述。
[0007]圖1示出根據一種實施方式的電路。
[0008]圖2示出根據一種實施方式的電路。
[0009]圖3示出根據一種實施方式的信號_、電位_、和電流變化曲線圖。
[0010]圖4示出根據另一種實施方式的電路。
[0011]圖5示出另一種電晶體裝置。
【具體實施方式】
[0012]根據一種實施方式，提供一種用於給例如具有高電容荷載的節點快速充電和/或放電的電路，該電路具有可調節的限流器以及(充電)狀態顯示物、即輸出信號，該輸出信號包含要充電的節點(該節點可以被看作電路輸出節點)的充電狀態。
[0013]這種電路例如可以用於運算器的數據路徑的節電模式(待機)電路，以便滿足高運算速度和低(靜態)節能模式電流消耗的要求。
[0014]一般可以採用這種電路，以便在集成電路的節能模式和正常運行模式之間進行轉換的過程中，快速地但利用可控的(例如有限的)充/放電電流給節點再充電，例如，以便將節能模式中與VSS斷開的電路輸出節點從VSS再充電至VDD。限制充/放電電流例如在智慧卡中可能非常重要，在所述智慧卡中，過高的電流可能導致錯誤(例如導致被讀取器誤解為有效信息傳輸的磁場調製)。
[0015]另一種可能的應用例如在於對用於產生PUFs (物理不可克隆功能，PhysicallyUnclonable Functions)的存儲器-電池磁場的電源電壓進行受電路技術控制的充電和放電。
[0016]圖1示出根據一種實施方式的電路100。
[0017]電路100具有輸出節點101和第一電位變化級102，設第一電位變化級設計用於對輸入信號做出反應將輸出節點101與供電電位103 (例如VDD或VSS)相連接。
[0018]電路100還具有第二電位變化級104，第二電位變化級設計用於:在輸出節點101的供電電位103與供電電位103之間的差低於預先確定的極限值時，將輸出節點101與供電電位103相連接。
[0019]換言之，根據一種實施方式，有多個電位變化級(例如上拉級或下拉級)，根據輸出節點的狀態來接通(換言之，激活)所述電位變化級，通過在這些電位變化級被激活時，這些電位變化級將輸出節點與供電電位相連接，使輸出節點的電位(進一步)改變，輸出節點的電位應沿著供電電位的方向改變。
[0020]連接可以理解為導電連接或電耦合。
[0021]例如可以將電路布置在智慧卡IC (IC:1ntegrated Circuit,即集成電路)中。相應地，例如可以提供具有上述電路的帶智慧卡IC的智慧卡。
[0022]根據一種實施方式，供電電位是低供電電位(例如VSS)，並且這些電位變化級是下拉級。根據另一種實施方式,供電電位是高供電電位(例如VDD )，並且電位變化級是上拉級。也可以相應於第一電位變化級和第二電位變化級設置兩個(或更多)下拉級，並相應於電路的第一電位變化級和第二電位變化級設置兩個(或更多)上拉級，從而設置用於沿著低供電電位的方向(通過下拉級)改變輸出節點電位的電位變化級以及用於沿著高供電電位的方向(通過上拉級)改變輸出節點電位的電位變化級。
[0023]電路可以具有輸入節點，其中，輸入信號是施加在節點上的預先確定的電平。例如，輸入信號在於，輸入接點處具有高電平(例如邏輯I或H電平)或者輸入接點處具有低電平(例如邏輯零或L電平)。
[0024]例如第一電位變化級設置用於:只要預先確定的電平施加在輸入節點上，就將輸出節點與供電電位相連接。
[0025]例如第二電位變化級設置用於:在輸出節點的電位與供電電位之間的差低於預先確定的極限值時，並且預先確定的電平施加在輸入節點上時，將輸出節點與供電電位相連接。
[0026]電路例如具有另一個電位變化級，該另一個電位變化級設置用於:在不同於所述預先確定的電平的另一個預先確定的電平施加在輸入節點上時，將輸出節點與另一個供電電位相連接。如前所述，也可以設置多個這樣的另一個電位變化級，所述另一個電位變化級設計為與第一電位變化級和第二電位變化級相類似，並且設置用於沿著所述另一個供電電位(例如，供電電位為VSS時的VDD或者供電電位為VDD時的VSS)的方向改變輸出節點的電位。[0027]根據一種實施方式，電路具有第三電位變化級，第三電位變化級設置用於:在輸出 節點電位與供電電位之間的差低於另一個預先確定的極限值時，將輸出節點與供電電位相 連接。直觀地，可以設置一個或多個類似於第二電位變化級的其它電位變化級。
[0028]所述另一個極限值和所述極限值例如是不同的。例如可以在不同於第二電位變化 級的另一個時間點，例如在輸出節點的電位已經接近供電電位時，接通第三電位變化級。
[0029]極限值(和/或當存在第三電位變化級時的另一個極限值)例如處於供電電位和另 一個供電電位之間。
[0030]根據一種實施方式，電路還具有狀態信號輸出端和狀態信號發生電路，狀態信號 發生電路設置用於:產生並藉助於狀態信號輸出端發出狀態信號，該狀態信號顯示輸出節 點的電位與供電電位之間的差是否低於預先確定的極限值，或者顯示輸出節點的電位與供 電電位之間的差是否低於另一個預先確定的極限值。直觀地，該電路設置用於產生顯示輸 出節點放電/充電進度的狀態信號，並且例如可以實現估計輸出節點在什麼時候達到想要 的目標電位。
[0031]根據一種實施方式，第二電位變化級具有檢測電路，該檢測電路探測輸出節點的 電位與供電電位之間的差是否低於預先確定的極限值。例如通過這樣布置場效應電晶體， 即在輸出節點電位與供電電位之間的差低於預先確定的極限值時，使施加在場效應電晶體 上的柵極電壓(在數值上)大於其臨界電壓，由此可以藉助於場效應電晶體探測輸出節點電 位與供電電位之間的差是否低於預先確定的極限值。
[0032]第二電位變化級例如具有帶控制輸入端的開關，其中，控制輸入端與輸出節點相 連接，並且開關設置用於:取決於輸出節點的電位與供電電位之間的差是否低於預先確定 的極限值來接通電源。
[0033]開關例如是場效應電晶體，該場效應電晶體的柵極接口與輸出節點相連接。
[0034]第二電位變化級(或如前所述的第三電位變化級)可以具有延遲電路，該延遲電路 可以使輸出節點通過第二電位變化級與供電電位的連接相對於輸出節點通過第一電位變 化級(或者，在將延遲電路設置在第三電位變化級中的情況下，也通過第二電位變化級)與 供電電位的連接延遲。
[0035]直觀地確保的是，通過等待特定的時間，在第一電位變化級將輸出節點與供電電 位相連接之後，在輸出節點電位與供電電位之間的差低於預先確定的極限值時，第二電位 變化級才將輸出節點與供電電位相連接。例如可以由此來實現延遲電路，即，必須在第二電 位變化級中的開關接通之前才給節點再充電。
[0036]以下藉助圖2對實施方式做更加詳細的描述。
[0037]圖2示出根據一種實施方式的電路200。
[0038]電路200具有用於輸入信號C_I的輸入節點201、輸出節點202 (表示為Z)和用 於輸出信號PD_0的狀態信號輸出節點203。
[0039]輸入節點2Ol與第一 nMOS (金屬氧化物半導體Metal Oxide Semiconductor)晶 體管204的柵極接口相連接，其源極接口與VSS相連接並且其漏極接口與輸出節點202相 連接。可以將第一 nMOS電晶體204看作電路200的第一下拉級(一般為電位變化級)。
[0040]要注意的是，在電路200中採用nMOS電晶體和pMOS電晶體，但是可替換地還可 以使用其它種類的n或p溝道-場效應電晶體，例如JFETs (結型場效應電晶體junctionfield effect transistors)、MESFETs (金屬半導體場效應電晶體 metal semiconductorfield effect transistors)等。
[0041]輸入節點201還與第一 pMOS電晶體205的柵極接口相連接，其源極接口與VDD相連接並且其漏極接口與第二 PMOS電晶體206的源極接口相連接。第二 pMOS電晶體206的漏極接口與輸出節點202相連接。
[0042]輸入節點201還與第一反向器207的輸入端相連接。
[0043]第一反向器的輸出端與第三pMOS電晶體208的、第二 nMOS電晶體209的和第三nMOS電晶體210的柵極相連接。第三pMOS電晶體208的源極接口與VDD相連接，並且第二nMOS電晶體209的和第三nMOS電晶體210的源極接口與VSS相連接。第三pMOS電晶體208的漏極接口與第四pMOS電晶體211的源極接口相連接，其漏極接口在其自身方面與第五pMOS電晶體212的源極接口相連接。第五pMOS電晶體212的漏極接口和第三nMOS電晶體210的漏極接口與第四nMOS電晶體213的柵極接口相連接。
[0044]第二 nMOS電晶體209的漏極接口與第五pMOS電晶體212的源極接口相連接。第四pMOS電晶體211的和第五pMOS電晶體212的柵極接口與輸出節點202相連接。
[0045]第四nMOS電晶體213的源極接口與VSS相連接，並且第四nMOS電晶體213的漏極接口與輸出節點202相連接。
[0046]電路200的可以被看作電路200的第二下拉級的部分由第二 nMOS電晶體209、第三nMOS電晶體210、第四nMOS電晶體213、第三pMOS電晶體208、第四pMOS電晶體211和第五pMOS電晶體212構成。
[0047]與第三nMOS電晶體210的和第五pMOS電晶體212的漏極接口以及第四nMOS電晶體213的柵極接口相連接的第一節點214可以被看作第二下拉級的輸出節點。第一節點214與第二反向器215的輸入端相連接。
[0048]第二反向器215的輸出端與第六pMOS電晶體216的、第五nMOS電晶體217的和第六nMOS電晶體218的柵極接口相連接。第六pMOS電晶體216的源極接口與VDD相連接，並且第五nMOS電晶體217的和第六nMOS電晶體218的源極接口與VSS相連接。第六PMOS電晶體216的漏極接口與第七pMOS電晶體219的源極接口相連接，其漏極接口在其自身方面與第八PMOS電晶體220的源極接口相連接。第八pMOS電晶體220的漏極接口和第六nMOS電晶體218的漏極接口與第七nMOS電晶體221的柵極接口相連接。
[0049]第五nMOS電晶體217的漏極接口與第八pMOS電晶體220的源極接口相連接。第五nMOS電晶體217的漏極接口還與第九pMOS電晶體222的源極接口相連接，其漏極接口與VSS相連接，並且其柵極接口與第六nMOS電晶體218的漏極接口相連接。第七pMOS電晶體219的和第八pMOS電晶體220的柵極接口與輸出節點202相連接。
[0050]第七nMOS電晶體221的源極接口與VSS相連接，並且第七nMOS電晶體221的漏極接口與輸出節點202相連接。
[0051]電路200的可以被看作電路200的第三下拉級的部分由第五nMOS電晶體217、第六nMOS電晶體218、第七nMOS電晶體221、第六pMOS電晶體216、第七pMOS電晶體219、第八pMOS電晶體220和第九pMOS電晶體222構成。與第六nMOS電晶體218的和第八pMOS電晶體220的漏極接口以及第七nMOS電晶體221的和第九pMOS電晶體222的柵極接口相連接的第二節點223可以被看作第二下拉級的輸出節點。第二節點223與第三反向器224的輸入端相連接。
[0052]第三反向器224的輸出端與第四反向器225的輸入端相連接，其輸出端與狀態信號輸出節點203相連接。
[0053]如果第一 nMOS電晶體204、第四nMOS電晶體213和第七nMOS電晶體221接通，下拉級就可以被看作是激活的。
[0054]以下藉助圖3對電路200的功能進行說明。
[0055]圖3示出根據一種實施方式的信號_、電位_、和電流變化曲線圖300。
[0056]在圖300中，時間的走向為從左向右。從上到下示出了輸入信號C_1、輸出信號PD_
O、輸出節點Z202的電位和輸出節點的總充電或放電電流大小的變化曲線，其中，在每個信號-、電位-、或電流變化曲線中，相應的數值從下向上增大。
[0057]以下設定，邏輯值O表示低供電電位VSS，並且邏輯值I表示高供電電位VDD。
[0058]對於時間上恆定的輸入信號C_I=0，輸出節點202Z通過導通的第一 pMOS電晶體205和導通的第二 pMOS電晶體206的串聯電路與VDD相連接。然後，第二節點223同樣具有數值0，這得出如下結果:由第二 nMOS電晶體209、第三nMOS電晶體210、第三pMOS電晶體208、第四pMOS電晶體211和第五pMOS電晶體212構成的部件組以及由第五nMOS電晶體217、第六nMOS電晶體218、第六pMOS電晶體216、第七pMOS電晶體219、第八pMOS電晶體220和第九pMOS電晶體222構成的部件組分別構成(通過輸出節點202和第一反向連接節點226或第二反向連接節點227)反向連接的反向器，從而通過四個連續的反向級從C_I中得出第二節點223的數值，並且第二 pMOS電晶體206相應地導通。
[0059]反之，適用於時間上恆定的C_I=1的是，輸出節點202通過然後導通的第一 nMOS電晶體204、第四nMOS電晶體213和第七nMOS電晶體221與VSS連接。
[0060]在圖3示出的例子中，在第一時間點301從C_I=1轉變為C_I=0，其結果是從Z=O到Z=I的轉變，該轉變在第二時間點302結束。另外，要注意的是，第二節點223隻有在斷開利用其柵極接口與C_I連接的第一 nMOS電晶體204、利用其柵極接口與第一節點214連接的第四nMOS電晶體213和利用其柵極接口與第二節點223連接的第七nMOS電晶體221後，換言之，當三個下拉級都未被激活時，才能夠接受數值O (從而才導通接通第二 pMOS電晶體206)。於是，可以避免從VDD到VSS的短路電流。然後通過第一 pMOS電晶體205和第二 pMOS電晶體206給輸出節點202充電，通過其大小來調節充電電流或充電時間(在圖3中以Atpu表示)。
[0061]在C_I的上升沿，如這個例子中在第三時間點303所示，隨後進行從Z=I到Z=O的轉變，該轉變分三個在時間上彼此相連的級進行。
[0062]在第三時間點303與第四時間點304之間的第一級中，由於C_I=1，因此第一 nMOS電晶體204導通，但第四nMOS電晶體213和第七nMOS電晶體221不導通，因為第一節點214和第二節點223還具有數值0，因為輸出節點尚未在VDD之下至少放電pMOS電晶體臨界電壓的絕對值|Vth(pM0S) I，因此在其柵極接口處與輸出節點202相連接的pMOS反向連接(仍)不導通，其由第五PMOS電晶體212和第四pMOS電晶體211或第八pMOS電晶體220和第七pMOS電晶體219構成。
[0063]在第四時間點304和第五時間點305之間的第二級中，由於C_I=1且第一節點214數值為1，因此第一 nMOS電晶體204和第四nMOS電晶體213導通，但第七nMOS電晶體217不導通，因為第三節點223還具有數值O，因為輸出節點雖然已經放電至低於 VDD-1 Vth (pMOS) I的水平，但是通過第二節點223、第九pMOS電晶體222和第二反向連接節 點227的另一個反向連接尚未消除，所以，通過第六pMOS電晶體216和第七pMOS電晶體 219流向第二反向連接節點227的電流儘可能通過第九pMOS電晶體222導向VSS，而不用 於或者只是部分用於給第二節點223充電。直觀地，第九pMOS電晶體222延遲接通第三下 拉級，因而可以被看作延遲電路的實現形式。
[0064]在第五時間點305和第六時間點306之間的第三級中，由於C_I=1、第一節點214 數值為I且第二節點223數值為1，因此第一 nMOS電晶體204、第四nMOS電晶體213和第七 nMOS電晶體221導通，這時(並且只有在這時才)將輸出信號PD_0也設為數值I，藉此顯示 出已經達到了第三級。後者意味著，輸出節點202，根據反向連接的大小，特別是第九pMOS 電晶體222的大小，僅僅還具有VDD數值的一小部分(例如大約20%)。
[0065]輸出信號PD_0例如可以用於控制(外部)計數器，藉助於該計數器能夠可靠並且準 確地確定c_l的上升沿與Z確實已經達到VSS的水平的時間點之間的時間間隔(在圖3中 以A tPD表示)。
[0066]在能夠通過第一 nMOS電晶體204、第四nMOS電晶體213和第七nMOS電晶體221 的大小對(最大)放電電流進行調節的過程中，分三個級的做法可以，至少在大部分放電時 間內，使非常接近恆定的電流流動，這再次意味著在給定的邊界條件(充電電流限制)下較 短的放電時間，其中，不超出最大充/放電電流Imax307。
[0067]圖4示出另一個實施例，在這個實施例中不僅將輸出節點的放電設計為三個級 (如同電路200中)，還將輸出節點的充電也設計為三個級，並且因此而發出用於顯示充電過 程狀態的另一個輸出信號PU_0。
[0068]圖4示出根據另一種實施方式的電路400。
[0069]電路400如同電路200具有輸入端401、輸出節點402、相應於狀態信號輸出節點 203的第一狀態信號輸出節點403和第二狀態信號輸出節點404。相應於第一反向器207， 電路200具有第一反向器411。
[0070]電路400具有相應於第一 pMOS電晶體205和第二 MOS電晶體206的第一 pMOS晶 體管405和第二 pMOS電晶體406。與此相類似，電路具有第一 nMOS電晶體407和第二 nMOS 電晶體408，這些電晶體直觀地相對於第一 pMOS電晶體405和第二 pMOS電晶體406鏡像布 置，並且相應於第一 nMOS電晶體204構成第一下拉級。類似地，第一 pMOS電晶體405和第 二 pMOS電晶體406構成第一上拉級。
[0071]電路400還具有相應於電路200第二下拉級的第二下拉級409和相應於電路200 第三下拉級的第三下拉級410，這些下拉級藉助於第二反向器412(相應於第二反向器215) 彼此相連接。類似於電路200的第三下拉級的第三下拉級410藉助於相應於第三反向器 224和第四反向器225的第三反向器413和第四反向器414與第一狀態信號輸出節點403 相連接。
[0072]與第二下拉級409、第二反向器412、第三下拉級410、第三反向器413和第四反向 器414相類似，電路400具有第二上拉級415、第五反向器416、第三上拉級417、第六反向 器418和第七反向器419，它們直觀地相對於第二下拉級409、第二反向器412、第三下拉級 410、第三反向器413和第四反向器414鏡像地布置和連接，其中，pMOS電晶體代替nMOS電晶體並反之亦然，並且VDD代替VSS並反之亦然。第六反向器419的輸出端相應地與第二狀態信號輸出節點404相連接。
[0073]電路400的功能與電路200的功能相類似，其中，在電路400中，給輸出節點402充電也分三個級完成。
[0074]下拉電晶體，如第一 nMOS電晶體204、第四nMOS電晶體213和第七nMOS電晶體221 (並且相應地，上拉電晶體)可以被電晶體裝置所代替，所述電晶體裝置可以實現從多個充電(或放電)電流中進行選擇，從而使充(放)電電流在相應級中不僅僅可以通過下拉/上拉電晶體的大小還可以通過對電晶體裝置進行相應的控制得到調節。這如圖5所示。
[0075]圖5示出另一種電晶體裝置500。
[0076]在這個實例中，電晶體裝置500用於為節點501放電。類似地，可以將電晶體裝置用於給節點充電。
[0077]電晶體裝置500具有第一 nMOS電晶體502，其源極接口與VSS相連接。為每個nMOS電晶體502設置了第二 nMOS電晶體503，其源極接口與nMOS電晶體的漏極接口相連接。第二 nMOS電晶體502的漏極接口與節點501相連接。
[0078]第一 nMOS電晶體502的柵極接口與輸入節點504相連接，通過所述的輸入節點可以輸送激活信號，即激活電晶體裝置用於為節點501放電。例如，如果使用電晶體裝置500代替第一 nMOS電晶體204，則輸入信號是C_I信號。
[0079]每個第一 nMOS電晶體502與為其設置的第二 nMOS電晶體503構成支路，該支路可以藉助於在控制輸入節點505處的相應的電平接通或斷開，所述控制輸入節點與第二 nMOS電晶體503的柵極接口相連接。通過這種方式可以選擇一定數量的支路，所述支路在激活時通過激活信號為節點501放電，從而調節想要的放電電流。
[0080]例如，可以在四個相同的支路中從四個放電電流中進行選擇。
[0081]為了選擇激活的支路，例如可以設置解碼器電路。
【權利要求】
1.一種用於限流地給節點再充電的電路(100)，具有:輸出節點(101)；第一電位變化級(102)，所述第一電位變化級設置用於對輸入信號做出反應將所述輸出節點(101)與供電電位(103)相連接，從而使取決於所述輸出節點(101)的電位的第一電流在所述輸出節點(101)和所述供電電位之間流過所述第一電位變化級(102);第二電位變化級(104)，所述第二電位變化級設置用於:在所述輸出節點(101)的所述電位與所述供電電位(103)之間的差通過所述第一電流降至預先確定的極限值以下之後，將所述輸出節點 (102)與所述供電電位(103)相連接，從而使取決於所述輸出節點(101)的所述電位的第二電流在所述輸出節點(101)和所述供電電位(103)之間流過所述第二電位變化級(104);並且其中，這樣確定所述第一電位變化級(102)和第二電位變化級(104)的大小，使得所述第一電流與所述第二電流的總和不超出最大充電和/或放電電流。
2.根據權利要求1所述的電路，其中，所述供電電位(103)是低供電電位，並且這些所述電位變化級(102，104)是下拉級，或者其中所述供電電位(103)是高供電電位，並且這些所述電位變化級(102,104)是上拉級。
3.根據權利要求1所述的電路，所述電路具有輸入節點(201)，其中，所述輸入信號是施加在所述輸入節點(201)上的預先確定的電平。
4.根據權利要求3所述的電路，其中，所述第一電位變化級(204)設置用於:只要所述預先確定的電平施加在所述輸入節點(201)上，就將所述輸出節點(202)與所述供電電位(103)相連接。
5.根據權利要求3或4所述的電路，其中，所述第二電位變化級(213)設置用於:在所述輸出節點(202)的所述電位與所述供電電位(103)之間的所述差低於預先確定的極限值時，並且在所述預先確定的電平施加在所述輸入節點(201)上時，將所述輸出節點(202)與所述供電電位(103)相連接。
6.根據權利要求3至5中任一項所述的電路，所述電路具有另一個電位變化級(221)， 所述另一個電位變化級設置用於:在不同於所述預先確定的電平的另一個預先確定的電平施加在所述輸入節點(201)上時，將所述輸出節點(202)與另一個供電電位相連接。
7.根據權利要求1至6中任一項所述的電路，所述電路具有第三電位變化級(221)， 所述第三電位變化級設置用於:在所述輸出節點(202)的所述電位與所述供電電位(103) 之間的所述差低於另一個預先確定的極限值時，將所述輸出節點(202)與所述供電電位 (103)相連接。
8.根據權利要求7所述的電路，其中所述另一個極限值與所述極限值不同。
9.根據權利要求1至8中任一項所述的電路，其中所述的極限值在所述供電電位 (103)與另一個供電電位之間。
10.根據權利要求1至9中任一項所述的電路，所述電路還具有狀態信號輸出端(203) 和狀態信號發生電路，所述狀態信號發生電路設置用於產生狀態信號，並且藉助於所述狀態信號輸出端(203)發出所述狀態信號，所述狀態信號顯示所述輸出節點(202)的所述電位與所述供電電位(103)之間的差是否低於預先確定的極限值，或者顯示所述輸出節點 (202)的所述電位與所述供電電位(103)之間的差是否低於另一個預先確定的極限值。
11.根據權利要求1至10中任一項所述的電路，其中所述第二電位變化級(213)具有檢測電路，所述檢測電路探測所述輸出節點(202)的所述電位與所述供電電位(103)之間的差是否低於所述預先確定的極限值。
12.根據權利要求1至11中任一項所述的電路，其中所述第二電位變化級(213)具有帶控制輸入端的開關，其中，所述控制輸入端與所述輸出端節點(202)相連接，並且所述開關設置用於:取決於所述輸出節點(202)的所述電位與所述供電電位(103)之間的差是否低於所述預先確定的極限值來接通。
13.根據權利要求12所述的電路，其中所述開關是場效應電晶體，所述場效應電晶體的柵極接口與所述輸出節點(202)相連接。
14.根據權利要求1至13中任一項所述的電路，其中所述第二電位變化級(213)具有延遲電路(208，209，210，211，212，213)，所述延遲電路使所述輸出節點(202)通過所述第二電位變化級(213)與所述供電電位(103)的所述連接相對於所述輸出節點(202)通過所述第一電位變化級(204)與所述供電電位(103)的所述連接延遲。
【文檔編號】G11C7/22GK103578525SQ201310322139
【公開日】2014年2月12日 申請日期:2013年7月29日 優先權日:2012年8月1日
【發明者】託馬斯·庫埃納蒙德 申請人:英飛凌科技股份有限公司