高壓ednmos元件嵌入高壓橫向njfet的製作方法

2023-08-07 00:07:21

高壓 ed nmos 元件嵌入高壓橫向 njfet的製作方法
【專利摘要】本發明公開了一種高壓ED?NMOS元件嵌入高壓橫向NJFET及其製造方法，該高壓ED?NMOS元件嵌入高壓橫向NJFET包含一高壓(HV)n型金屬氧化物半導體(NMOS)嵌入HV結柵極場效應電晶體(JFET)的半導體裝置被提供。根據第一示例實施例，具有嵌入HV?JFET的HV?NMOS可包含襯底、被設置為鄰近該襯底的N型阱區、被設置為鄰近該N型阱區的P型阱區、以及被設置為鄰近該N型阱區且在該P型阱區相對側的第一及第二N+摻雜區。該P型阱區可包含P+摻雜區、第三N+摻雜區以與柵極結構，該第三N+摻雜區介於該P+摻雜區以及該柵極結構之間。
【專利說明】高壓ED NMOS元件嵌入高壓橫向NJFET
【技術領域】
[0001]本發明的具體實施例一般與半導體裝置有關，且更特別地，與包括嵌入的高壓結柵極場效應電晶體(JFET)的一個η-通道金屬氧化物場效應電晶體(NMOS)有關。
【背景技術】
[0002]高壓工藝已經被廣泛地用於功率管理集成電路(PMIC)以及切換式電源供應器(SMPS)，該兩者通常被作為LED驅動器使用。
[0003]在近年內，令人感興趣的有效「綠能」電子裝置穩定增加，迫使裝置製造商尋求更高的變換效率和更低的備用功耗。切換模式功率IC需要整合的起動電路和脈寬調變(PWM)電路。令人遺憾，一般的高壓起動電路使用一功率電阻器方法，其中功率在起動後持續由功率電阻器消散。功率電阻器是被選擇為使得它將在起動操作期間為電容器和PWM電路提供充電電流。PWM電路將繼續操作，直到它的Vcc電壓低於最小工作電壓額定，在那個點輔助電壓被施加至PWM電路的Vcc。PWM電路是在5V?30V之間正常操作。
[0004]在近年的進一步發展是在LED驅動IC中使用電源線電壓(即AC100?240V)來驅動LED。這些LED驅動IC常規上使用降壓轉換器並且包括高壓切換類型NMOS，以提供電流來驅動LED。傳統的解決方法也使用高壓空乏型M0S，以提供參考電壓或者功率以供應內部電路。不過，高壓空乏型MOS需要額外的電路區域和額外的掩模以供形成。因此，有對現存的傳統解決辦法之外的另一種選擇的需求。

【發明內容】

[0005]一些示例實施例因此指向一個η-通道金屬氧化物場效應電晶體(NM0S或者nMOSFET)，其包括一嵌入的高壓結柵極場效應電晶體(JFET)。在一些例子中，NMOS嵌入的JFET可能至少部分基於對標準高壓(HV)工藝的修改而提供，且可能不需要另外的掩模或者程序。以這種方法，本發明的具體實施例可能使用現有的半導體裝置工藝，通過把HVJFET嵌入NMOS的源極或漏極邊緣而提供在一相對小區域中的高壓JFET。
[0006]在一個示例實施例中，提供一半導體裝置，其包括P型襯底、設置為鄰近該襯底的N型阱區、設置為鄰近該N型阱區的P型阱區、以及設置為鄰近該N型阱及在該第一和第二P型阱區的相對側的N+摻雜區。P型阱區包括P+摻雜區、第三N+摻雜區和柵極結構，第三N+摻雜區被安插在P+摻雜區和柵極結構之間。
[0007]根據第二示例實施例，提供一半導體裝置，其包括P型襯底、設置為鄰近該襯底的N型阱區、設置為鄰近該N型阱區的第一和第二 P型阱區、以及設置為鄰近N型阱區及該襯底的一第三P型阱區。N型阱區包含第一和第二 P型阱區，使得該N型阱區的至少一部分被安插在該第一和第二，第二和第三，以及第一和第三P型阱區之間。半導體裝置更進一步包括設置為鄰近該N型阱及在該第一和第二 P型阱區的相對側的第一和第二 N+摻雜區。第三P型阱包括第三P+摻雜區，第二 P型阱區包括第二 P+摻雜區，且該第一 P型阱包括第一P+摻雜區、第三N+摻雜區和一柵極結構，第三N+摻雜區被安插在該第一 P+摻雜區和該柵極結構之間。第一 P型阱區的至少一部分被安插在該第一 P+摻雜區及該第一 N+摻雜區之間。
[0008]根據第三示例實施例，提供一半導體裝置，其包含P型襯底、設置為鄰近襯底的N型阱區、設置為鄰近N型阱區的第一 P型阱區、設置為鄰近N型阱區以及襯底的第二 P型阱區、以及設置為鄰近N型阱區以及在第一 P型阱區的相對側的第一及第二 N+摻雜區。該N型阱區包含第一 P型阱區，使得N型阱區的至少一部分介於第一及第二 P型阱區之間。該第二 P型阱包含第二 P+摻雜區，以及第一 P型阱區包含第一 P+摻雜區、第三N+摻雜區以與柵極結構，該第三N+摻雜區介於P+摻雜區以與柵極結構之間。第二 P型阱區的至少一部分介於第一 P+摻雜區以及第一 N+摻雜區之間。
[0009]本發明以上所述的實施例和其他細節被描述於下文中，本發明中具有嵌入的JFET的NMOS的相應和其他實施例亦被描述於下文中。
【專利附圖】

【附圖說明】
[0010]上述已概括說明本發明，現在伴隨圖式(其並不一定依比例繪製)作為參考，且其中:
[0011]圖1a描繪傳統的降壓轉換器電路的方塊圖；
[0012]圖1b描繪示例實施例的方塊圖；
[0013]圖2a描繪根據本發明第一示例實施例的等效電路表現；
[0014]圖2b描繪根據該第一示例實施例的半導體裝置的俯視圖；
[0015]圖2c描繪圖2b說明的半導體裝置沿線A-A'以及B-B'的兩個橫截面圖；
[0016]圖3a描繪根據本發明第二示例實施例的等效電路表現；
[0017]圖3b描繪根據該第二示例實施例的半導體裝置的俯視圖；
[0018]圖3c描繪圖3b說明的半導體裝置沿線A-A'以及B-B'的兩個橫截面圖；
[0019]圖4a描繪根據本發明第三示例實施例的等效電路表現；
[0020]圖4b描繪根據該第三示例實施例的半導體裝置的俯視圖；
[0021]圖4c描繪圖4b說明的半導體裝置沿線A-A'以及B-B'的兩個橫截面圖；
[0022]圖5a描繪第四示例實施例的電性圖；
[0023]圖5b描繪根據該第四示例實施例的半導體裝置的俯視圖；
[0024]圖5c描繪圖5b說明的半導體裝置沿線A-A'以及B-B'的兩個橫截面圖；
[0025]圖6a描繪根據第五示例實施例的半導體裝置的俯視圖；以及
[0026]圖6b描繪圖6a說明的半導體裝置沿線A-A'以及B-B'的兩個橫截面圖。
[0027]【符號說明】
[0028]101JFET
[0029]102NM OS
[0030]103IC 封裝
[0031]201P型材料襯底
[0032]205額外的P型阱區
[0033]207第一 P型阱區
[0034]208N 型阱區[0035]209第一 N+摻雜區
[0036]210第二 N+摻雜區
[0037]211柵極結構
[0038]212P-頂部分
[0039]213N 型層
[0040]214P+摻雜區
[0041]215第三N+摻雜區
[0042]216場氧化部分
[0043]305第三P型阱區
[0044]307,405第二 P 型阱區
[0045]308、409第二 P+摻雜區
[0046]309第三P+摻雜區
【具體實施方式】
[0047]參照附圖，本發明的一些實施例將更充分地描述於下文，附圖中顯示部分，並非所有，本發明的實施例。事實上，本發明的各種實施例可以用許多不同的形式體現，且不應被理解為僅限於此處提出的實施方案，反而是通過提供這些實施例使本
【發明內容】
將符合適用的法律規定。
[0048]一些本發明的示例實施例可提供NM0S，例如具有嵌入JFET (例如高壓JFET)的高壓切換類型NM0S。例如，該JFET可被嵌入在NMOS的源極或漏極邊緣。示例實施例的JFET可因此被提供在一相對小區域中。再者，示例實施例的JFET在一些例子中可提供相同於或近乎相同於高壓切換類型NMOS的擊穿電壓。示例實施例可使用N型阱來形成該嵌入JFET的通道，例如NJFET。示例實施例可允許，例如通過調整與NMOS源極相關的P型阱或高壓N型阱(HVNW)的間隔來改變嵌入JFET的夾止電壓。另一示例實施例可允許通過調整與NMOS源極相關的P型阱的寬度來改變線性以及飽和區的特性。例如JFET從線性至飽和區的轉換可更急遽，例如突然增加P型阱的寬度。
[0049]示例實施例在一些例子中，可至少部分使用標準高壓(HV)工藝而製成，例如不需要使用任何額外掩模或工藝。示例實施例可使用矽局部氧化(LOCOS)工藝、淺溝道隔離(STI)工藝、深溝道隔離(DTI)工藝、絕緣層上矽晶(SOI)工藝、外延(EPI)(例如N/P-EPI)工藝、及/或非EPI工藝。嵌入JFET的N通道，例如NJFET，可被體現為，例如N型阱、N型漂移層、N型緩衝層、或/及N型深阱。根據示例實施例，HV JFET可被嵌入各種結構的HVNMOS中，例如圓形結構HV NMOS或橢圓結構HV NMOS0本發明的示例實施例在一些例子中，可被應用至電流源或減壓裝置。例如通過如上所討論地調整HV JFET夾止電壓，某些示例實施例可被配置以供應5V以及30V之間的功率至脈寬調變(PWM)電路。
[0050]圖1a描繪傳統的降壓轉換電路的方塊圖，其例如可被用以驅動LED。如圖1a所示，該傳統的降壓轉換電路需要高壓空乏型NM0S，以提供參考電壓或功率，以供應內部電路及個別的M0SFET，以提供電流來驅動負載。因為HV空乏型NMOS以及HV MOSFET存在於分開的集成電路(IC)封裝中，傳統降壓轉換電路的整體尺寸可能會相對較大。比較之下，圖1b描繪本發明的示例實施例的方塊圖，其通過將JFET101嵌入在NM0S102中來將JFET101以及HV NM0S102提供在單一 IC封裝103中。因此，相較於圖1a所描繪的傳統降壓轉換電路，整個電路保持類似的電性，但具有減小的封裝(footprint)。
[0051]現轉向圖2a至圖6b，各種本發明示例實施例的結構現將討論如下。
[0052]圖2a描繪第一示例實施例的等效電路的方塊圖，其中嵌入JFET101的柵極(G)與NM0S102的源極(S)相結合。圖2b描繪第一示例實施例的示例配置的俯視圖，其中嵌入JFET101的柵極與NM0S102的源極相結合。如圖所示，此示例配置提供靠近NM0S102的源極端的兩嵌入JFET。嵌入JFET101的其中之一的大約位置由虛線所圍繞。為了理解嵌入JFET101的結構以及其如何與NMOS的結構相符，請參考圖2c，其中沿圖2b的線A-A'以及B-B'描繪兩橫截面圖。根據一些實施例，沿著B-B』線繪製的橫截面圖(從第2b圖的俯視圖的視角)可相同於沿著A-A』線繪製的橫截面圖，如第二條虛線的A-A』線所指出。根據此實施例，A-A』實線透過其通過的第一 P型阱區207與A-A』虛線透過其通過的第一 P型阱區207之間的距離可被調整，以調整嵌入JFET101的夾止電壓。然而，根據結構其他示例實施例的結構，該些橫截面圖可能不會相同。
[0053]從圖2c中沿線A-A』的橫截面圖可見，根據所描繪的示例實施例，P型材料襯底201可被提供為具有配置於其上的N型阱區208，例如高壓N型阱(HVNW)區。第一 P型阱區207可被設置為鄰近該N型阱區208。通過比較描繪於圖2b的俯視圖中沿著兩條A-A』線的兩個橫截面圖與沿著B-B』線的橫截面圖將可理解，根據一示例實施例，第二 P型阱區可更被設置為鄰近該N型阱區。該N型阱區208可因此包含該第一及第二 P型阱區207，使得N型阱區208的至少一部分介於第一及第二 P型阱區207之間。再如圖2c所示，第一及第二 N+摻雜區209、210可被設置為鄰近該N型阱區208以及在該第一 P型阱區207的相對側。如圖所示，該第一 N+摻雜區209對應於嵌入JFET101的源極，而該第二 N+摻雜區210對應於NM0S102以及嵌入JFET101的漏極。再如圖2c所示，第一 P型阱區207可包含P+摻雜區214、第三N+摻雜區215、以與柵極結構211，該第三N+摻雜區215介於P+摻雜區214以及該柵極結構211之間。柵極結構211可賦能第三N+摻雜區215以及P+摻雜區214的共同操作，如圖所示，第三N+摻雜區215以及P+摻雜區214共同地對應於NM0S102的源極以及嵌入JFET101的柵極。
[0054]場氧化部分(FOX) 216可更被設置為鄰近N型阱區208。例如第一 FOX部分可被設置為鄰近第一 N+摻雜區209的一末端，第二 FOX部分可介於第一 N+摻雜區209的末端以及P+摻雜區214的末端、以及第三FOX部分可介於P型阱區以及第二 N+摻雜區210的末端之間，且更介於柵極結構211以及第一 P型阱區207之間。額外的P型阱區205亦可設置為鄰近N型阱區208以及介於第一 FOX部分216以及P型襯底之間。N型層213以及P-頂部分212亦可再設置為鄰近N型阱區208，N型層213介於第三FOX部分216以及P-頂部分212之間。
[0055]圖3a描繪第二示例實施例的等效電路的方塊圖，其中嵌入JFET101的柵極(G)被隔離。圖3b描繪第二示例實施例的示例配置的俯視圖，其中嵌入JFET101的柵極被隔離。雖然圖3b中僅示出一半的NM0S102，此示例配置亦可提供靠近NM0S102的源極端的兩個嵌入JFET0為了理解嵌入JFET101的結構以及其如何與NMOS的結構相符，請參考圖3c，其中沿圖3b的線A-A'以及B-B'描繪兩橫截面圖。
[0056]從圖3c中沿著線B-B』的橫截面圖可看到，根據所描繪的示例實施例，P型材料襯底201可被提供為具有設置於其上的N型阱區208。參考描繪於圖2c的第一實施例，第一P型阱區207可被設置為鄰近N型阱區208，以及第一及第二 N+摻雜區209、210可被設置為鄰近N型阱區208以及在第一 P型阱區207的相對側。如圖所示，該第一 N+摻雜區209對應於嵌入JFET101的源極，而該第二 N+摻雜區210對應於NM0S102以及嵌入JFET101的漏極。再如圖2c所示，第一 P型阱區207可包含第一 P+摻雜區214、第三N+摻雜區215、以與柵極結構211，該第三N+摻雜區215介於第一 P+摻雜區214以與柵極結構211之間。柵極結構211可賦能第三N+摻雜區215以及第一 P+摻雜區的共同操作，如圖所示，第三N+摻雜區215以及第一 P+摻雜區共同地對應於HV NM0S102的源極。
[0057]第二 P型阱區307可亦被設置為鄰近該N型阱區208。如圖所示，N型阱區可包含第一及第二 P型阱區207、307，使得N型阱區208的部分介於該兩者之間。第一 P型阱區207以及第二 P型阱區307之間的距離可被調整，以調整嵌入JFET的夾止電壓。如圖所示，第二 P型阱區可包含第二 P+摻雜區308，其對應於嵌入JFET的被隔離柵極。
[0058]如沿線A-A』的橫截面圖所示，第三P型阱區305可亦被設置為鄰近N型阱區208以及P型襯底201。如圖所示，第三P型阱區305可具有設置於其上的第三P+摻雜區309，其可對應於嵌入JFET101的基極。通過回去參閱圖3b將更容易理解，第三P型阱區305的部分可介於第三P+摻雜區309以及第一 N+摻雜區209之間。再者，部分的N型阱區208可介於第二 P型阱區307以及第三P型阱區305之間以及介於第一 P型阱區207以及第三P型阱區305之間。
[0059]FOX部分216可亦被設置為鄰近N型阱區208。例如參考沿線B_B』的橫截面圖，第一 FOX部分可被設置為鄰近第一 N+摻雜區209的末端，第二 FOX部分可介於第一 N+摻雜區209的末端以及第二 P+摻雜區308的末端之間，第三FOX部分可介於第二 P+摻雜區308的末端以及第一 P+摻雜區214的末端之間，以及第四FOX部分可介於第一 P型阱區207以及第二 N+摻雜區210的末端之間，且第四FOX部分更介於柵極結構211以及第一 P型阱區207之間。N型層213以及P-頂部分212亦可被設置為鄰近N型阱區208，該N型層213介於第四FOX部分216以及P-頂部分212之間。
[0060]圖4a描繪第三示例實施例的等效電路的方塊圖，其中嵌入JFET101的柵極(G)是單獨的。圖4b描繪第二示例實施例的示例配置的俯視圖，其中嵌入JFET101的柵極是單獨的。雖然僅有一半的NM0S102示於圖3b中，此示例配置亦可提供靠近NM0S102的源極端的兩個嵌入JFET。為了理解嵌入JFET101的結構以及其如何與NMOS的結構相符，請參考圖4c，其中沿圖4b的線A-A'以及B-B'描繪兩橫截面圖。
[0061]從圖4c中沿著線B-B』的橫截面圖可看到，根據所描繪的示例實施例，P型材料襯底201可被提供為具有設置於其上的N型阱區208。參考描繪於圖2c的第一實施例，第一P型阱區207可被設置為鄰近N型阱區208，以及第一及第二 N+摻雜區209、210可被設置為鄰近N型阱區208以及在第一 P型阱區207的相對側。如圖所示，該第一 N+摻雜區209對應於嵌入JFET101的源極，而該第二 N+摻雜區210對應於NM0S102以及嵌入JFET101的漏極。再如圖2c所示，第一 P型阱區207可包含P+摻雜區214、第三N+摻雜區215、以與柵極結構211，該第三N+摻雜區215介於P+摻雜區214以及該柵極結構211之間。柵極結構211可賦能第三N+摻雜區215以及P+摻雜區214的共同操作，如圖所示，第三N+摻雜區215以及P+摻雜區214共同地對應於NM0S102的源極。[0062]如沿著線A-A』的橫截面圖所示，第二 P型阱區405亦可被設置為鄰近N型阱區208以及P型襯底201。如圖所示，第二 P型阱區405可具有設置於其上的第二 P+摻雜區409，其可對應於嵌入JFET101的柵極。通過回去參閱圖4b將更容易理解，部分的第二 P型阱區405可介於第一 P+摻雜區409以及第一 N+摻雜區209之間。繼續參閱圖4b，「上面的」 P型阱區405以及「下面的」P型阱區405之間的距離(也就是說，P型阱區405在HVNW208的任一側)可被調整，以調整嵌入JFET101的夾止電壓。
[0063]FOX部分216可被設置為鄰近N型阱區208。例如第一 FOX部分可被設置為鄰近第一 N+摻雜區209的末端；第二 FOX部分可介於第一 N+摻雜區209的末端以及第一 P+摻雜區214的末端之間；以及第三FOX部分可介於第一 P型阱區以及第二 N+摻雜區210的末端之間以及更介於柵極結構211以及第一 P型阱區207之間。N型層213以及P-頂部分212亦可被設置為鄰近N型阱區208，N型層213介於第三FOX部分216以及P-頂部分212之間。
[0064]現在參考圖5a、圖5b以及圖5c，第三示例實施例中嵌入JFET101的柵極是單獨的，第三示例實施例可形成多通道嵌入JFET結構的基礎，其可增加JFET漏極電流。例如圖5a描繪五通道JFET與單一通道JFET的漏極電流之間的比較。如圖所示，在可比較的Vds電壓之下，五通道JFET結構可產生比單一通道JFET結構多於五倍的漏極電流。如圖5b所示，多通道嵌入JFET結構可通過複製沿著NMOS周邊的描繪於圖4b中的單一通道單獨柵極嵌入JFET的結構而提供。更確切地，由描繪於圖5c中的A-A』以及B-B』橫截面圖可看到，其內部結構近乎相同於描繪於圖4c中單一通道單獨柵極嵌入JFET的內部結構。然而，某些示例實施例可呈現差異，例如描繪於圖5b以及圖5c中的第二 P+摻雜區409的配置中，可(例如)向內偏移。
[0065]圖6a以及圖6b描繪圖4b以及圖4c的單獨柵極嵌入JFET的其他變化。在此示例實施例中，嵌入JFET是形成為鄰近NMOS漏極210，而非鄰近NMOS源極。如由圖6a以及圖6b中所示，在如上討論的漏極側嵌入JFET以及源極側嵌入JFET之間可有微小至不顯著的結構差異。
[0066]示例實施例的N型阱區208可由N型阱、N型漂移層、N型緩衝層、N型深阱所形成。示例實施例的P型阱區可利用P型阱以及P+埋層或P-注入進行疊層。在一些例子中，示例實施例的N型阱區208亦可為N-注入。
[0067]示例實施例可因此提供嵌入於NMOS (例如HV NM0S)的相對小尺寸的JFET，例如NJFET或HV NJFET0再者，示例實施例可被應用至標準HV工藝而不需要使用額外掩模或工藝。因此，可包含JFET以及NMOS兩者的電路(例如降壓轉換電路)可從此處提供的NMOS嵌入JFET結構所提供的減小的電路封裝獲益。
[0068]在本文提出的本發明的其他實施例及許多修改將提示熟悉本領域人士所作出的發明，然而這些發明已涉及上述說明和相關圖式所提出的教導。因此，可以理解的的是，發明不局限於已公開的特定實施例，修改和其他實施例將被包含在所附權利要求項的範圍之中，再者，儘管上述說明和相關圖式只描述了涵蓋某些單元和/或功能的示例性的組合的示例性實施例，應當理解的是，不同單元和/或功能的組合可以由不同實施例所提供，卻不偏離所附權利要求項的範圍。在這方面，例如不僅前述所明確地描述的，除了以上所述，單元和/或功能上的不同組合也包括於一些所附權利要求項之內。雖然本文使用特定名詞，它們被只用於通例和描述之用，而不為了局限的目的。
【權利要求】
1.一種半導體裝置，包括: 一 P型襯底； 一 N型阱區，被設置為鄰近該襯底； 一 P型阱區，被設置為鄰近該N型阱區；以及 第一及第二 N+摻雜區，被設置為鄰近該N型阱以及在該第一及第二 P型阱區的相對側； 其中該P型阱區包含一 P+摻雜區、一第三N+摻雜區以及一柵極結構，該第三N+摻雜區介於該P+摻雜區以及該柵極結構之間。
2.根據權利要求1所述的半導體裝置，更包含一第二P型阱區，該N型阱區包含該第一及第二 P型阱區，使得該N型阱區的至少一部分介於該第一及第二 P型阱區之間。
3.根據權利要求1所述的半導體裝置，更包含被設置為鄰近該N型阱區的第一、第二、以及第三場氧化(FOX)部分，該第一FOX部分更被設置為鄰近該第一N+摻雜區，該第二FOX部分介於該第一 N +摻雜區以及該P+摻雜區之間，以及該第三FOX部分介於該P型阱以及該第二 N+摻雜區之間及介於該柵極結構以及該P型阱之間。
4.根據權利要求3所述的半導體裝置，更包含被設置為鄰近該N型阱區的一N型層以及一 P-頂部分，該N型層介於該第三FOX部分以及該P-頂部分之間。
5.根據權利要求3所述的半導體裝置，更包含一額外P型阱區，其被設置為鄰近該N型阱以及介於該第一 FOX部分以及該P型襯底之間。
6.根據權利要求1所述的半導體裝置，其中一結柵極場效應電晶體(JFET)的一源極是關聯於該第一 N+摻雜區，該JFET的一漏極是關聯於該第二 N+摻雜區，以及該JFET的一柵極是關聯於該P+摻雜區以及該第三N+摻雜區。
7.根據權利要求6所述的半導體裝置，其中一η-通道金屬氧化物場效應電晶體(NMOS)的一源極是關聯於該P+摻雜區以及該第三N+摻雜區，以及該NMOS的一漏極是關聯於該第二 N+摻雜區。
8.一種用以製造一半導體裝置的方法，包括: 提供一 P型襯底； 提供一 N型阱區，被設置為鄰近該襯底； 提供一 P型阱區，被設置為鄰近該N型阱區；以及 提供第一及第二 N+摻雜區，被設置為鄰近該N型阱以及在該第一及第二 P型阱區的相對側； 其中該P型阱區包含一 P+摻雜區、一第三N+摻雜區以及一柵極結構，該第三N+摻雜區介於該P+摻雜區以及該柵極結構之間。
9.根據權利要求8所述的方法，更包含提供一第二P型阱區，該N型阱區包含該第一及第二 P型阱區，使得該N型阱區的至少一部分介於該第一及第二 P型阱區之間。
10.根據權利要求8所述的方法，更包含提供被設置為鄰近該N型阱區的第一、第二、以及第三場氧化(FOX)部分，該第一FOX部分更被設置為鄰近該第一N+摻雜區，該第二FOX部分更介於該第一 N+摻雜區以及該P+摻雜區之間，以及該第三FOX部分介於該P型阱以及該第二 N+摻雜區之間以及更介於該柵極結構以及該P型阱之間。
11.根據權利要求10所述的方法，更包含提供一N型層以及一 P-頂部分，被設置為鄰近該N型阱區，該N型層介於該第三FOX部分以及該P-頂部分之間。
12.根據權利要求10所述的方法，更包含提供一額外P型阱區，其被設置為鄰近該N型阱以及介於該第一 FOX部分以及該P型襯底之間。
13.根據權利要求8所述的方法，其中一結柵極場效應電晶體(JFET)的一源極是關聯於該第一 N+摻雜區,該JFET的一漏極是關聯於該第二 N+摻雜區,該JFET的一柵極是關聯於該P+摻雜區以及該第三N+摻雜區，一 η-通道金屬氧化物場效應電晶體(NMOS)的一源極是關聯於該P+摻雜區以及該第三N+摻雜區，以及該NMOS的一漏極是關聯於該第二 N+慘雜區。
14.一種半導體裝置，包括: 一 P型襯底； 一 N型阱區，被設置為鄰近該襯底； 一第一 P型阱區，被設置為鄰近該N型阱區； 一第二 P型阱區，被設置為鄰近該N型阱區以及該襯底，該N型阱區包含該第一 P型阱區，使得該N型阱區的至少一部分介於該第一及第二 P型阱區之間；以及 第一及第二 N+摻雜區，其被設置為鄰近該N型阱區以及在該第一 P型阱區的相對側； 其中該第二 P型阱區包含一第二 P+摻雜區，以及該第一 P型阱區包含一第一 P+摻雜區、一第三N+摻雜區以及一柵極結構，該第三N+摻雜區介於該P+摻雜區以及該柵極結構之間；以及 其中該第二 P型阱區的至少一部分介於該第一 P+摻雜區以及該第一 N+摻雜區之間。
15.根據權利要求14所述的半導體裝置，更包含一場氧化(FOX)部分，被設置為鄰近該N型阱區以及介於該第一 P型阱區以及該第二 N+摻雜區之間以及更介於該柵極結構以及該第一 P型阱區之間。
16.根據權利要求15所述的半導體裝置，更包含被設置為鄰近該N型阱區的一P-頂部分以及一 N型層，該N型層介於該FOX部分以及該P-頂部分之間。
17.根據權利要求14所述的半導體裝置，更包含一第三P型阱區，其包含一第三P+摻雜區，該第三P型阱區被設置為鄰近該N型阱區以及該襯底，使得該第三P型阱區的至少一部分介於該第三P+摻雜區以及該第一 N+摻雜區之間。
18.根據權利要求14所述的半導體裝置，其中一結柵極場效應電晶體(JFET)的一源極是關聯於該第一 N+摻雜區，該JFET的一漏極是關聯於該第二 N+摻雜區，以及該JFET的一柵極是關聯於該第二 P+摻雜區。
19.根據權利要求18所述的半導體裝置，其中一η-通道金屬氧化物場效應電晶體(NMOS)的一源極是關聯於該第一 P+摻雜區以及該第三N+摻雜區，以及該NMOS的一漏極是關聯於該第二 N+摻雜區。
20.根據權利要求17所述的半導體裝置，更包含: 第四、第五、第六以及第七P型阱區，其分別包含第四、第五、第六以及第七P+摻雜區；以及 被設置為鄰近該N型阱區的第四、第五、第六以及第七N+摻雜區，該第四、第五、第六以及第七N+摻雜區被設置在自該第二 N+摻雜區的該第二 P型阱區的一相對側； 其中該第四N+摻雜區介於該第二以及第四P型阱區之間，該第五N+摻雜區介於該第四以及第五P型阱區之間，該第六N+摻雜區介於該第五以及第六P型阱區之間，以及該第七N+摻雜區介於該第六以及第七P型阱區之間 。
【文檔編號】H01L27/085GK103928463SQ201310126266
【公開日】2014年7月16日 申請日期:2013年4月12日 優先權日:2013年1月11日
【發明者】陳永初, 陳立凡, 林鎮元 申請人:旺宏電子股份有限公司