單片3D集成層間通孔插入方案和相關的布局結構的製作方法

2023-08-06 19:41:01 1

本發明的實施例涉及集成電路器件，更具體地，涉及單片3D集成層間通孔插入方案和相關的布局結構。

背景技術：

半導體集成電路(IC)工業已經經歷了快速增長。IC材料和設計中的技術進步已經產生了多代IC，其中，每一代都具有比上一代更小和更複雜的電路。然而，這些進步也已經增大了處理和製造IC的複雜度，並且為了實現這些進步，需要IC處理和製造中的類似發展。在集成電路演化的過程中，功能密度(即，每晶片面積的互連器件的數量)通常已經增大，而幾何尺寸(即，使用製造工藝可以產生的最小組件(或線))已經減小。

通過不斷減小最小部件尺寸改進各個電子組件(例如，電晶體、二極體、電阻器、電容器等)的集成密度，這允許將更多的組件集成到給定區域內。在一些應用中，這些較小的電子組件也需要比先前的封裝件利用更小的區域的較小的封裝件。因此，已經開發了諸如三維(3D)封裝的新的封裝技術。然而，即使是對於3D封裝的IC(稱為3D-IC)，布局區域未得到完全優化，並且路由靈活性—雖然優於2D封裝IC—仍需要改進。

因此，雖然傳統的3D-IC對於它們的預期目的通常已經足夠，但是它們不是在每個方面都已完全令人滿意。

技術實現要素：

本發明的實施例提供了一種三維集成電路(3D-IC)，包括：第一層器件，所述第一層器件包括第一襯底和形成在所述第一襯底上方的第一互連結構；第二層器件，連接至所述第一層器件，其中，所述第二層器件包括：第二襯底、形成在所述第二襯底中的摻雜區、形成在所述第二襯底上方的 偽柵極以及形成在所述第二襯底上方的第二互連結構；以及層間通孔，垂直延伸穿過所述第二襯底；其中，所述層間通孔具有第一端和與第一端相對的第二端；所述層間通孔的第一端連接至所述第一互連結構；並且所述層間通孔的第二端連接至所述摻雜區、所述偽柵極或所述第二互連結構。

本發明的另一實施例提供了一種三維集成電路(3D-IC)，包括：底層器件，所述底層器件包括底部襯底和位於所述底部襯底上方的底部互連結構，其中，所述底部互連結構包括均包含多條金屬線的多個金屬層；頂層器件，所述頂層器件包括頂部襯底、形成在所述頂部襯底上的多個電路單元、位於一個所述電路單元的邊緣處的不是任何所述電路單元的功能部分的偽柵極以及位於所述頂部襯底上方的頂部互連結構，其中，所述頂部互連結構包括均包含多條金屬線的多個金屬層，其中，所述頂層器件形成在所述底層器件上方；以及層間通孔，延伸穿過所述頂部襯底；其中：所述層間通孔具有頂端和與頂端相對的底端；所述層間通孔的底端連接至所述底部互連結構的一條金屬線；並且所述層間通孔的頂端連接至所述偽柵極或所述頂部互連結構的一條金屬線。

本發明的又一實施例提供了一種製造三維集成電路(3D-IC)的方法，所述方法包括：在底部襯底中形成微電子組件；在所述底部襯底上方形成底部互連結構，其中，所述底部互連結構包括均包含多條底部金屬線的多個底部金屬層，其中，所述底部襯底和所述底部互連結構共同形成所述3D-IC的底層器件；在所述底層器件上方形成頂部襯底；在所述頂部襯底中形成微電子組件；形成延伸穿過所述頂部襯底的層間通孔；在所述頂部襯底上方形成至少一個偽柵極；以及在所述頂部襯底上方形成頂部互連結構，其中，所述頂部互連結構包括均包含多條頂部金屬線的多個頂部金屬層，其中，所述頂部襯底和所述頂部互連結構共同形成所述3D-IC的頂層器件；其中，所述層間通孔形成為將所述底層器件和以下的至少一個電連接在一起：形成在所述頂部襯底中的微電子組件、所述至少一個偽柵極或所述頂部互連結構。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪製。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A至圖5A是根據本發明的一些實施例的3D-IC的部分的圖解局部頂視圖。

圖1B至圖5B是根據本發明的一些實施例的3D-IC的部分的圖解局部截面側視圖。

圖6A至圖6B和圖7A至圖7C是根據本發明的一些實施例的示出電路單元分解成位於3D-IC的不同層上的單獨部分的圖解局部頂視圖。

圖8A至圖8B是根據本發明的一些實施例的示出電路單元分解成位於3D-IC的不同層上的單獨部分的圖解局部截面側視圖。

圖9A至圖9B是根據本發明的一些實施例的示出在3D-IC的不同層上實現的PMOS和NMOS的圖解局部頂視圖和截面側視圖。

圖10是根據本發明的一些實施例的示出製造3D-IC器件的方法的流程圖。

具體實施方式

以下公開內容提供了許多用於實現所提供主題的不同特徵的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，並且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重複參考標號和/或字符。該重複是為了簡單和清楚的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。

而且，為便於描述，在此可以使用諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關係。除了圖中所 示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。

隨著用於半導體集成電路(IC)的按比例縮小工藝的發展，縮小器件尺寸已經導致具有較小的管芯區域和較高的器件密度的IC。在那方面，3D-IC已經發展為有效地增加晶片上的半導體器件的數量而不擴大晶片的橫向尺寸。在典型的3D-IC中，管芯接合在中介板上、封裝襯底上或垂直堆疊在其他管芯上。然而，傳統的3D-IC仍可能經受諸如無效率地使用矽區以促進垂直堆疊在一起的頂部管芯和底部管芯之間的電路由的缺點。

為了克服與傳統的3D-IC相關的問題，本發明使用層間通孔以將底層管芯上的微電子組件和垂直堆疊在底層管芯上的頂層管芯上的微電子組件電互連。現在將參照圖1A至圖5A、圖1B至圖5B、圖6A至圖6B、圖7A至圖7C、圖8A至圖8B、圖9A至圖9B和圖10更詳細地討論根據本發明的涉及層間通孔的各個使用場景。

圖1A是3D-IC器件50的部分的圖解局部頂視圖，並且圖1B是3D-IC器件50的部分的圖解局部截面側視圖。圖1A中示出的3D-IC器件50的部分通常表示圖1B中示出的3D-IC器件50的部分，但是應該理解，為了簡化，它們可能不具有精確的一一對應。

如圖1B的截面側視圖中清楚地示出的，3D-IC器件50包括底層器件50A和頂層器件50B。底層器件50A包括襯底60。襯底60可以包含諸如電阻器、電容器、電感器、二極體、金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極結電晶體(BJT)、橫向擴散MOS(LDMOS)電晶體、高功率MOS電晶體或其他類型的電晶體的各種無源和有源微電子器件(或其部分)。在一些實施例中，襯底60是摻雜有諸如硼的p型摻雜劑的矽襯底(例如，p型襯底)。在其他實施例中，襯底60可以是摻雜有諸如磷或砷的n型摻雜劑的矽襯底(n型襯底)。

如圖1B所示，可以在襯底60中形成多個源極/漏極70。也可以在襯底60上方形成多個柵極80。在一些實施例中，柵極80均包括氧化矽柵極電介質組件和多晶矽柵電極組件。在其他實施例中，柵極80均包括高k柵極 電介質組件和金屬柵電極組件。高k介電材料是介電常數大於SiO2的介電常數(為約4)的材料。在各個實施例中，高k柵極電介質組件可以包含氧化鉿HfO2、ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。金屬柵電極組件可以包括用於調節柵極的功函數的功函金屬(例如，TiN、W、WN、W或WAl)和用作柵電極組件的主要導電部分的填充金屬(例如，Al、Ti、W或Cu)。

根據本發明的各個方面，至少一個柵極80A是浮置柵極。浮置柵極80A是電浮置的。例如，浮置柵極80A不電連接至電源軌VDD或VSS，並且不被認為是功能電晶體的部分。在圖1B中示出的實施例中，浮置柵極80A位於底層器件50A的反相器電路的邊緣處。浮置柵極80A不被認為是反相器電路的功能構件。從這個意義上說，浮置柵極80A也可以稱為偽柵極。由於浮置柵極80A位於底層器件50A的沒有任何用途的區域中—例如，反相器電路外部—它不浪費或消耗額外的布局空間。換句話說，浮置柵極80A的應用沒有不必要地增大底層器件50A的布局區域。即使在沒有浮置柵極80A的情況下，布局區域將相同，因為反相器電路的源極/漏極70將無論如何必須與鄰近的電路(本文中未示出)分隔開。

一個或多個合適的微電子電路可以由源極/漏極70和柵極80形成。例如，在圖1B中示出的底層器件50A的部分中形成反相器電路(由圖1B中的虛線/斷線表示)。為了簡化，本文中未具體示出形成在底層器件50A中的其他微電子電路。

在底層器件50A的襯底60上方形成互連結構100。互連結構100包括均包含多條金屬線(例如，如圖1B所示的金屬線110)的多個金屬層。互連結構100也包括用於電互連金屬線110與位於襯底60上的微電子組件(例如，源極/漏極70或柵極80)的多個通孔(例如，通孔120)。為了簡化和清楚，在圖1B中，不是所有金屬線和通孔都具體標記有它們的對應的參考字符110和120。

在形成底層器件50A之後，然後在底層器件50A上形成頂層器件50B。頂層器件50B包括襯底160。在一些實施例中，襯底160可以包含與襯底 60類似的材料，或者在其他實施例中，可以包含與襯底60不同的材料。在一些實施例中，通過沉積工藝在底層器件50A上方形成襯底160。沉積工藝可以是化學汽相沉積(CVD)、摻雜的非晶半導體的沉積和隨後的固相外延再生長(SPER)、外延橫向過生長(ELO)、外延等。在一些實施例中，襯底160可以基本上薄於襯底60。

在襯底160中形成諸如源極/漏極170的多個摻雜區，並且在襯底160上方形成多個柵極180。類似於柵極80，柵極180可以包括氧化矽柵極電介質組件和多晶矽柵電極組件，或者包括高k柵極電介質組件和金屬柵電極組件。源極/漏極170和柵極180也在圖1A的頂視圖中示出。應該注意，至少一個柵極180A是浮置柵極。浮置柵極180A是電浮置的。例如，浮置柵極180A不電連接至電源軌VDD或VSS，並且不被認為是功能電晶體的部分。

可以由源極/漏極170和柵極180形成各個微電子電路組件，例如，NAND電路和反相器電路(由圖1B中的虛線/斷線表示)。應該理解，為了簡化，本文中未具體示出形成在頂層器件50B中的其他微電子電路。如圖1A和圖1B所示，浮置柵極180A位於兩個微電子電路組件之間，即，位於NAND電路和反相器電路之間。浮置柵極180A不被認為是NAND電路或反相器電路的功能構件。從這個意義上說，浮置柵極180A也可以稱為偽柵極。由於浮置柵極180A位於頂層器件50B的沒有任何用途的區域中—例如，NAND電路和反相器電路之間—它不浪費或消耗額外的布局空間。換句話說，浮置柵極180A的應用沒有不必要地增大頂層器件50B的布局區域。即使在沒有浮置柵極180A的情況下，布局區域將相同，因為NAND電路的源極/漏極170將無論如何必須與反相器電路的源極/漏極170分隔開。

根據本發明的各個方面，形成一個或多個層間通孔以促進底層器件50A和頂層器件50B上的各個微電子組件之間的電互連。通常地，層間通孔是垂直延伸穿過整個襯底(例如，頂層器件50B的襯底160)的導電元件。層間通孔可以包含諸如鎢、鋁、銅或它們的組合的合適的金屬材料。下面將更詳細地討論層間。

在形成層間通孔之後，在頂層器件50B的襯底160上方形成互連結構 200。互連結構200包括均包含多條金屬線(例如，如圖1B所示的金屬線210)的多個金屬層。互連結構200也包括用於電互連金屬線210與位於襯底160上的組件(例如，源極/漏極170或柵極180)的多個通孔(例如，通孔220)。為了簡化和清楚，在圖1B中，不是所有金屬線和通孔都具體標記有它們的對應的參考字符210和220。

在圖1B中，在頂層器件50B的浮置柵極180A正下方和底層器件50A的一條金屬線110正上方形成層間通孔250。由此，層間通孔250將浮置柵極180A和金屬線110電連接在一起。由於浮置柵極180A也電連接至一條金屬線210(例如，位於頂層器件50B上的互連結構200的金屬-1層中)，並且因為金屬線110也電連接至底層器件50A上的反相器電路的一個或多個微電子組件(例如，源極/漏極70)，所以層間通孔250和浮置柵極180A有效地允許底層器件50A的反相器電路電氣接入至頂層器件50B上的互連結構200。

如上討論的，浮置柵極180A的應用不導致布局區域或空間的浪費。由此，將浮置柵極180A(和下面的相應的層間通孔250)用於提供頂層器件50B的金屬層和底層器件50A的微電子組件之間的電互連不導致布局區域或空間的增大。以這種方式，本發明使用浮置柵極(或偽柵極)和層間通孔提供了有效布局和互連方案。

作為另一實例，在頂層器件50B的反相器電路中的一個源極/漏極170正下方和底層器件50A的一條金屬線110正上方應用層間通孔260。由此，層間通孔260將頂層器件50B的反相器和底層器件50A的金屬線110電連接在一起。如圖1B所示，位於層間通孔260下方的金屬線110也電連接至浮置柵極80A(通過另一個通孔120)。浮置柵極80A也通過另一個通孔120電連接至其餘的互連結構100。因此，層間通孔260和浮置柵極80A共同地允許頂層器件50B的反相器電路電氣接入至底層器件50A的互連結構100，其中，此處的浮置柵極80A用作導電層或導電元件。

圖2A至圖2B提供了包括層間通孔的本發明的另一示例實施例。類似於圖1A至圖1B，圖2A是3D-IC器件50的部分的圖解局部頂視圖，並且圖2B是3D-IC器件50的部分的圖解局部截面側視圖。圖2A中示出的3D-IC 器件50的部分通常表示圖2B中示出的3D-IC器件50的部分，但是應該理解，為了簡化，它們可能不具有精確的一一對應。此外，為了一致和清楚，圖1A至圖1B與圖2A至圖2B中的類似的組件標記相同。

如圖2B所示，在底層器件50A上方形成頂層器件50B。底層器件50A包括襯底60，並且頂層器件50B包括襯底160。在襯底60中形成源極/漏極70，並且在襯底160中形成源極/漏極170。在襯底60上形成柵極80，並且在襯底160上形成柵極180。

在頂層器件50B上，在相鄰的電路器件之間形成浮置柵極180A和180B，例如，在兩個反相器電路(為了簡化，僅部分地示出左邊的反相器電路)之間。如以上參照圖1A至圖1B討論的，浮置柵極180A和180B不連接至VDD或VSS，或它們不被認為是反相器電路的部分。從這個意義上說，浮置柵極180A和180B被認為是偽柵極。在許多情況下，在相鄰的電路之間放置一個這樣的偽柵極將是足夠的。然而，在一些情況下，金屬線端到端衝突成為問題。例如，連接至浮置柵極的通孔可能離相鄰的電路器件上方的金屬線太近。這可以導致電短路，並且因此在通孔和相鄰的金屬線之間可能需要額外的間隔。在圖2A至圖2B示出的實施例中，浮置柵極180B作為額外的偽柵極添加以產生這種額外的間隔。由此，連接至浮置柵極180A的通孔220足夠遠離設置在相鄰的反相器(右邊)之上的金屬線210。

應用層間通孔270以電連接來自頂層器件50B的浮置柵極180A和來自底層器件50A的金屬線110。類似於以上參照圖1A至圖1B討論的層間通孔250和260，本文中的層間通孔270提供頂層器件50B的互連結構200至底層器件50A的微電子組件的電氣接入而不浪費額外的布局區域。換句話說，通過層間通孔270和浮置柵極180A，底層器件50A的NAND電路的組件可以有效地利用頂層器件50B的互連結構200的源路由。

應該理解，在一些實施例中，浮置柵極180A和/或180B可以用於連接至層間通孔。例如，參照圖3A至圖3B，圖3A至圖3B示出了與圖2A至圖2B中示出的實施例類似的3D-IC 50的實施例，在金屬線110和浮置柵極180B之間應用第二層間通孔271。在這種情況下，層間通孔271和浮置柵極180B重複層間通孔270和浮置柵極180A的功能，因為層間通孔270 和271均電連接至相同的金屬線110，以及因為浮置柵極180A和180B均電連接(通過它們的相應的通孔)至相同的金屬線210。然而，在其他實施例中，浮置柵極180A和180B可以電連接至來自頂層器件50B的不同組件(例如，不同的金屬線)，和/或層間通孔270/271可以電連接至來自底層器件50A的不同組件(例如，不同的金屬線)。在這些實施例中，層間通孔271和浮置柵極180B將不僅重複層間通孔270和浮置柵極180A的功能。相反，層間通孔271和浮置柵極180B將為底層器件50A和頂層器件50B的適當的組件提供不同的電互連可能性。

圖4A至圖4B提供了包括層間通孔的本發明的又另一示例實施例。類似於圖1A至圖1B，圖4A是3D-IC器件50的部分的圖解局部頂視圖，並且圖4B是3D-IC器件50的部分的圖解局部截面側視圖。圖4A中示出的3D-IC器件50的部分通常表示圖4B中示出的3D-IC器件50的部分，但是應該理解，為了簡化，它們可能不具有精確的一一對應。此外，為了一致和清楚，圖1A至圖1B與圖4A至圖4B中的類似的組件標記相同。

如圖4B所示，在底層器件50A上方形成頂層器件50B。底層器件50A包括襯底60，並且頂層器件50B包括襯底160。在襯底60中形成源極/漏極70，並且在襯底160中形成源極/漏極170。在襯底60上形成柵極80，並且在襯底160上形成柵極180。

在頂層器件50B上，在反相器電路的邊緣處形成浮置柵極180A。此外，頂層器件50B包括空單元300。通常地，空單元(如本文中的空單元300)不包含功能電晶體或摻雜區。它們通常應用在IC的路由擁擠的區域中，從而使得這些空單元可以提供用於電路由的閒置空間。在圖4A中示出的實施例中，空單元300包含浮置柵極180B、180C和180D，為了簡化，它們在圖4B的截面圖中未示出(浮置柵極180A也未示出)。

在空單元300中應用層間通孔310。層間通孔310將來自頂層器件50B的一條金屬線210電連接至一條金屬線110，並且進而電連接至來自底層器件50A的NAND電路。類似於以上參照圖1A至圖1B討論的層間通孔250和260，本文中的層間通孔310提供頂層器件50B的互連結構200至底層器件50A的微電子組件的電氣接入而不浪費額外的布局區域(由於無論 如何將應用空單元300以減小路由擁擠)。

雖然未具體示出，也應該理解，層間通孔310(或額外的層間通孔)可以連接至空單元300的浮置柵極180B-180D的任一個。此外，通過應用層間通孔310，浮置柵極180B-180D的任一個均可以用作用於底層器件50A的金屬線110的導電層。

圖5A至圖5B提供了包括層間通孔的本發明的另一示例實施例。圖5A是3D-IC器件50的部分的圖解局部頂視圖，並且圖5B是3D-IC器件50的部分的圖解局部截面側視圖。圖5A中示出的3D-IC器件50的部分不一定對應於圖5B中示出的3D-IC器件50的部分。換句話說，圖5A和圖5B可以對應於本發明的不同實施例。然而，為了一致和清楚，在先前的圖1A和圖1B至圖4A和圖4B中出現的諸如襯底、源極/漏極、柵極等的組件在圖5A至圖5B中標記相同。

根據圖5A中示出的實施例，浮置柵極180A可以電連接至層間通孔320。層間通孔320也電連接至金屬線330，金屬線330沿著伸長的浮置柵極180A的長度運行。換句話說，圖5A中的其餘的金屬線210沿著第一軸(例如，在圖5A中，橫向地)運行，連接至層間通孔320的金屬線330沿著與第一軸垂直的第二軸(例如，在圖5A中，垂直地)運行。這種類型的二維金屬方案可以解決金屬-0最小區域問題或線至線間距問題。

現在參照圖5B中示出的實施例，應用兩個示例層間通孔350A和350B。層間通孔350A電連接至頂層器件50B的金屬線210A和底層器件50A的金屬線110。層間通孔350B電連接至頂層器件50B的金屬線210B和底層器件50A的金屬線110。以這種方式，頂層器件50B的金屬線210A和210B電連接在一起。層間通孔350A和350B在本文中用作導電橋。當路由對於頂層器件50B變得擁擠時，以上參照圖5B描述的配置是有幫助的。通過將層間通孔350A和350B用作至底層器件50A中的金屬線的橋，頂層器件50B有效地接入底層器件50A的源路由。例如，如果頂層器件50B和底層器件50A均具有8個金屬層，則在圖5B中示出的配置下，頂層可以有效地利用16個金屬層(即，8+8的和)用於路由。

以上參照圖5B討論的方法也可以用於允許底層器件50A利用頂層器 件50B的源路由。例如，層間通孔350A和350B可以連接至頂層器件50B中的相同的金屬線，但是可以連接至底層器件50A中的不同的金屬線，在這種情況下，將層間通孔350A/350B用作橋，底層器件的金屬線電連接在一起。為了簡化，該實施例在本文中未具體示出。

圖6A和圖6B提供了包括使用層間通孔以分解大單元的本發明的又另一示例實施例。更具體地，圖6A是「大單元」400的圖解局部頂視圖。大單元可以指消耗相對大量的IC區域的單元或電路和/或包括許多電晶體。例如，圖6A中示出的大單元400包含多個柵極410(僅標記了一些)。大單元400也包括軌VD(示例電源軌)和GND(接地軌)。由於大單元400消耗更大的晶片區域，它需要更多的電遷移裕度，並且對電源/接地IR降更敏感。擴大VD/GND軌寬度將增大單元高度並且降低柵極密度。

根據本發明的各個方面，為了克服這些問題，大單元400分成單獨的部分400A和400B。圖6B是分解為兩個單獨件400A和400B的「大單元」的圖解局部頂視圖。件400A對應於大單元400的「左邊」部分，並且件400B對應於大單元400的「右邊」部分。大致通過橫跨大單元的中間(由圖6A中的虛線表示)「切割」大單元來使件400A和400B分離。件400A應用在3D-IC的頂層器件上，而件400B「對摺」180度並且然後應用在3D-IC的底層上，其中，頂層器件垂直形成在底層器件上方。應用在3D-IC器件的頂層和底層上的件400A和400B通過與以上參照圖1A-1B至圖5A-5B討論的那些類似的層間通孔電互連在一起。

通過將大單元400分成應用在3D-IC的頂層和底層上的兩個單獨件，可以使電遷移裕度弛豫。它也減小電源/接地軌平均電流和獲得兩倍的總電源/接地寬度。這是因為頂層(在頂層上應用件400A)具有它自身的電源/接地軌VD和GND，並且底層(在底層上應用件400B)也具有它自身的電源/接地軌VD和GND。換句話說，電源軌和接地軌均加倍。這也在沒有增大密度或影響晶片布局的情況下完成，因為相同的大單元400通過將件400A和400B垂直堆疊在3D-IC上有效地以三維方式重構。

圖7A至圖7C是根據本發明的不同實施例的分裂或分解的「大單元」400的圖解局部頂視圖。如圖7A所示，大單元400(包含20個柵極)基本 上沿著它的中間(由圖7A中的虛線「切割線」410表示)均勻分裂，切割線410也在圖7B至圖7C中出現，並且因此左邊部分400A和右邊部分400B均對應於總單元400的約50％的區域。這可以稱為分解工藝。應該理解，本文中示出的分解工藝基本上橫跨大單元400的中間均勻分裂大單元400，在可選實施例中，該單元可以以其他方式分裂，例如，40％/60％分裂或55％/45％分裂。在一些實施例中，該分解可以實施為使得「切割線」410定位在具有重要功能的電路或微電子組件外部的單元的區域處，以最小化與分解相關的任何潛在風險。

在分解之後，層間通孔需要放置在分解的部分400A和400B的邊緣附近，首先可以涉及「拉伸」單元400以為層間通孔騰出空間。在圖7B中示出的實施例中，大單元400被人為地橫向「拉伸」一個節距。由於大單元400在該實例中包含20個柵極，將單元400拉伸一個節距使單元的總區域擴大了約5％，這不是很大。

仍參照圖7B，層間通孔420A、421A和422A放置在分解部分400A的右邊緣上，並且層間通孔420B、421B和422B放置在分解部分400B的左邊緣上。層間通孔420A和420B基本上對稱地設置在「切割線」410的任一側上，層間通孔421A和421B基本上對稱地設置在「切割線」410的任一側上，並且層間通孔422A和422B基本上對稱地設置在「切割線」410的任一側上。當分解的單元部分400A和400B應用在3D-IC的不同層上時，層間通孔420A將與層間通孔420B垂直對準，層間通孔421A將與層間通孔421B垂直對準，並且層間通孔422A將與層間通孔422B垂直對準。換句話說，當單元400「對摺」在「切割線」410周圍時，層間通孔420B-422B將與層間通孔420A-422A垂直對準。層間通孔420B-422B與層間通孔420A-422A垂直對準以構建分解的單元部分400A和400B之間的電互連。因此，應該理解，層間通孔420A和420B實際上是相同的層間通孔，層間通孔421A和421B實際上是相同的層間通孔，並且層間通孔422A和422B實際上是相同的層間通孔，即使它們在本文中在頂視圖上單獨地示出。

在圖7C中示出的實施例中，將大單元400人為地橫向「拉伸」兩個節距。由於大單元400在該實例中包含20個柵極，將單元400拉伸兩個節距 使單元的總區域擴大約10％，這仍不是很大。如下討論的，由於層間通孔緊鄰，所以圖7C中示出的實施例將單元400拉伸兩個節距以避免潛在的布局規則衝突。

仍參照圖7C，層間通孔420A、421A和422A放置在分解部分400A的右邊緣上，並且層間通孔420B、421B和422B放置在分解部分400B的左邊緣上。層間通孔420A和420B基本上對稱地設置在「切割線」410的任一側上，層間通孔421A和421B基本上對稱地設置在「切割線」410的任一側上，並且層間通孔422A和422B基本上對稱地設置在「切割線」410的任一側上。再次，當分解的單元部分400A和400B應用在3D-IC的不同層上時，層間通孔420A將與層間通孔420B垂直對準，層間通孔421A將與層間通孔421B垂直對準，並且層間通孔422A將與層間通孔422B垂直對準以構建分解的單元部分400A和400B之間的電互連。再次，應該理解，層間通孔420A和420B實際上是相同的層間通孔，層間通孔421A和421B實際上是相同的層間通孔，並且層間通孔422A和422B實際上是相同的層間通孔，即使它們在本文中在頂視圖上單獨地示出。

不像圖7B中示出的實施例，在圖7C中示出的實施例中，層間通孔421A和421B分別與層間通孔420A/422A和420B/422B橫向偏移。換句話說，層間通孔420A-422A交錯形成，層間通孔420B-422B也交錯形成。層間通孔420A-422A之間(以及層間通孔420B-422B之間)的橫向偏移允許層間通孔421A與層間通孔420A/422A間隔得更遠，並且允許層間通孔421B與層間通孔420B/422B間隔得更遠。層間通孔之間的增大的間距避免潛在的布局規則衝突。換句話說，額外的布局區域增大(從5％至10％)，而處理該損失以確保不存在布局規則衝突。這在許多情況下可能是有價值的權衡。

現在參照圖8A和圖8B，圖8A是以上參照圖6A或圖7A討論的大單元400的圖解局部截面側視圖，而圖8B是單元400的分解部分400A和400B的圖解局部截面側視圖。單元的分解部分400A應用在3D-IC的頂層器件50B上，並且單元的分解部分400應用在3D-IC的底層器件50A上。圖8A和圖8B中的箭頭幫助示出「翻轉」(作為單元400的分解的部分)工藝的方向性。換句話說，本文中的箭頭顯示單元部分400A和400B在翻轉之前 和之後如何定向。

如圖8B所示，應用層間通孔420和421以電互連單元部分400A和400B。如上討論的，層間通孔420示出為圖7B至圖7C中的層間通孔420A和420B，並且層間通孔421示出為圖7B至圖7C中的層間通孔421A和421B。層間通孔420A和420B垂直對準，因為它們實際上是相同的層間通孔420，並且層間通孔421A和421B垂直對準，因為它們實際上是相同的層間通孔421。為了簡化，本文中未示出層間通孔422。

如圖8B所示，層間通孔420的頂端直接連接至頂層器件50B的一條金屬線210A，並且層間通孔420的底端直接連接至底層器件50A的一條金屬線110A。層間通孔421的頂端直接連接至頂層器件50B的一條金屬線210B，並且層間通孔421的底端直接連接至底層器件50A的一條金屬線110B。通過這些連接，分解的單元部分400A和400B仍以與單元400相同的方式電互連在一起。因此，單元400的分解不幹擾單元400的功能，而提供了諸如弛豫的電遷移裕度和減小的電壓/接地軌平均電流等的益處。

圖9A至圖9B示出了包括層間通孔的本發明的又另一示例實施例。類似於圖1A至圖1B，圖9A是3D-IC器件50的部分的圖解局部頂視圖，而圖9B是3D-IC器件50的部分的圖解局部截面側視圖。圖9A中示出的3D-IC器件50的部分通常表示圖9B中示出的3D-IC器件50的部分，但是應該理解，為了簡化，它們可能不具有精確的一一對應。

更具體地，3D-IC器件50的部分包括電路單元，電路單元包括p型電晶體(在該實施例中是PMOS)和n溝道電晶體(在這種情況下是NMOS)。PMOS應用在頂層器件50B上，而NMOS應用在底層器件50A上，反之亦然。PMOS和NOMS的大致輪廓示出為圖9A和圖9B中的虛線。而且，為了清楚，圖9A中示出了NMOS和PMOS的頂視圖，即使NMOS不是直接可見的，因為它由PMOS阻擋。

在底層器件50A的襯底60中形成諸如源極/漏極70的摻雜區，並且在頂層器件50B的襯底160中形成諸如源極/漏極170的摻雜區。在操作期間，這些源極/漏極的一些連結至Vdd、Vss或out等，並且它們在圖9A至圖9B中被如此標記。也在襯底60和160上方分別形成柵極80和180。在操 作期間，這些柵極的一些用作輸入端，並且它們在圖9A至圖9B中被標記為in1和in2。

至少一個柵極80是偽柵極80A，並且至少一個柵極180是偽柵極180A，例如，類似於以上參照圖1A至圖5B討論的浮置柵極180A。諸如金屬線110的金屬線形成為底層器件50A中的襯底60上方的互連結構的部分，並且諸如金屬線210的金屬線形成為頂層器件50B中的襯底160上方的互連結構的部分。

應用層間通孔500、510和520以將來自頂層器件50B的PMOS電互連至來自底層器件50A的NMOS。更具體地，層間通孔500的頂端直接連接至偽柵極180A，並且層間通孔500的底端直接連接至偽柵極80A。層間通孔510的頂端直接連接至PMOS的柵極180(in1)，並且層間通孔510的底端直接連接至NMOS的柵極80(in1)。層間通孔520的頂端直接連接至PMOS的柵極180(in2)，並且層間通孔520的底端直接連接至NMOS的柵極80(in2)。應該理解，雖然圖9A至圖9B中的實施例示出PMOS堆疊在NMOS上，在可選實施例中，實際可能正好相反，意味著在那些實施例中，NMOS可以堆疊在PMOS上。

通過將電路單元的PMOS和NMOS垂直堆疊在3D-IC的頂層器件和底層器件上，與具有PMOS和NMOS的電路單元的2D布局方案相比，可以實現幾乎50％的區域減小。將偽柵極和層間通孔用於電互連PMOS和NMOS也提供電路由簡化和效率。

圖10是根據本發明的各個方面的製造3D-IC器件的方法900的流程圖。方法900包括在底部襯底中形成微電子組件的步驟910。

方法900包括在底部襯底上方形成底部互連結構的步驟920。底部互連結構包括均包含多條底部金屬線的多個底部金屬層。底部襯底和底部互連結構共同形成3D-IC的底層器件。

方法900包括在底層器件上方形成頂部襯底的步驟930。

方法900包括在頂部襯底中形成微電子組件的步驟940。

方法900包括形成垂直延伸穿過頂部襯底的層間通孔的步驟950。

方法900包括在頂部襯底上方形成至少一個偽柵極的步驟960。

方法900包括在頂部襯底上方形成頂部互連結構的步驟970。頂部互連結構包括均包含多條頂部金屬線的多個頂部金屬層。頂部襯底和頂部互連結構共同形成3D-IC的頂層器件。

形成層間通孔以將底層器件和以下的至少一個電連接在一起：形成在頂部襯底中的微電子組件、至少一個偽柵極或頂部互連結構。

在一些實施例中，在頂部襯底中形成微電子組件包括形成多個電路單元以及實施至少一個偽柵極的形成，從而使得在兩個相鄰的電路單元之間形成至少一個偽柵極。偽柵極不是任何電路單元的功能部分。

在一些實施例中，在底部襯底中形成微電子組件包括在底部襯底中形成第一類型的電晶體的微電子組件，並且在頂部襯底中形成微電子組件包括在頂部襯底中形成第二類型的電晶體的微電子組件。第一類型的電晶體和第二類型的電晶體是相反的類型。形成層間通孔以將第一類型的電晶體和第二類型的電晶體電連接在一起。

在一些實施例中，方法900還包括將電路單元分解成第一部分和第二部分的步驟。分解的電路單元的第一部分應用於底層器件。分解的電路單元的第二部分應用於頂層器件。第一部分和第二部分至少部分地使用層間通孔電互連在一起。

應該理解，在方法900的步驟910-970之前、期間和之後可以實施額外的工藝以完成3D-IC器件的製造。為了簡化，在本文中未詳細討論額外的製造步驟。

基於以上討論，可以看出，本發明提供了優於傳統的方法和低k介電材料製造的器件的優勢。然而，應該理解，其他實施例可以提供額外的優勢，並且在本文中不必公開所有的優勢，並且沒有特定優勢是對於所有實施例都是需要的。一個優勢在於具有兩個堆疊器件的單片3D集成可以實現區域大幅減小。通過將層間通孔和偽柵極用於連接頂層器件和底層器件，未浪費額外的布局區域。層間通孔也允許源路由的更好利用。例如，通過使用一個或多個層間通孔，頂層器件的源路由(例如，金屬層)可以提供至底層器件，反之亦然。在其他情況下，層間通孔和偽柵極也可以有效地用作用於增強的路由靈活性的導電層或橋。另一優勢在於大電路單元可以 分解成單獨的單元部分，單元部分然後可以應用在3D-IC的頂層和底層上。該方案提供改進的電遷移裕度和對電源/接地IR降的減小的敏感度。又另一優勢在於電路的p型電晶體和n型電晶體可以分別應用在3D-IC的頂層器件和底層器件上。該方法也提供布局區域減小和路由簡化。

本發明的一個方面屬於三維集成電路(3D-IC)。3D-IC包括第一層器件，第一層器件包括第一襯底和形成在第一襯底上方的第一互連結構。3D-IC也包括連接至第一層器件的第二層器件。第二層器件包括：第二襯底、形成在第二襯底中的摻雜區、形成在襯底上方的偽柵極以及形成在第二襯底上方的第二互連結構。3D-IC包括垂直延伸穿過第二襯底的層間通孔。層間通孔具有第一端和與第一端相對的第二端。層間通孔的第一端連接至第一互連結構。層間通孔的第二端連接至摻雜區、偽柵極或第二互連結構。

在上述3D-IC中，其中，所述層間通孔的第二端連接至所述摻雜區；並且所述摻雜區是源極/漏極區。

在上述3D-IC中，其中，所述層間通孔的第二端連接至所述偽柵極；並且所述偽柵極位於所述第二層器件的兩個相鄰電路之間，但不是兩個電路的任一個的部分。

在上述3D-IC中，其中，所述層間通孔的第二端連接至所述偽柵極；並且所述偽柵極位於所述第二層器件的兩個相鄰電路之間，但不是兩個電路的任一個的部分，所述偽柵極位於所述兩個相鄰電路的至少一個的邊緣處。

在上述3D-IC中，其中，所述層間通孔的第二端連接至所述偽柵極；並且所述偽柵極位於所述第二層器件的兩個相鄰電路之間，但不是兩個電路的任一個的部分，所述偽柵極是第一偽柵極；並且所述第二層器件還包括鄰近所述第一偽柵極並且位於所述兩個相鄰電路之間的第二偽柵極。

在上述3D-IC中，其中，所述層間通孔的第二端連接至所述偽柵極；並且所述偽柵極位於所述第二層器件的兩個相鄰電路之間，但不是兩個電路的任一個的部分，所述偽柵極是第一偽柵極；並且所述第二層器件還包括鄰近所述第一偽柵極並且位於所述兩個相鄰電路之間的第二偽柵極，所 述層間通孔是第一層間通孔；所述3D-IC還包括具有第一端和與第一端相對的第二端的第二層間通孔；所述第二層間通孔的第一端連接至所述第一互連結構；並且所述第二層間通孔的第二端連接至所述第二偽柵極。

在上述3D-IC中，其中，所述層間通孔的第二端連接至所述偽柵極；並且所述偽柵極位於所述第二層器件的兩個相鄰電路之間，但不是兩個電路的任一個的部分，所述偽柵極是第一偽柵極；並且所述第二層器件還包括鄰近所述第一偽柵極並且位於所述兩個相鄰電路之間的第二偽柵極，所述層間通孔是第一層間通孔；所述3D-IC還包括具有第一端和與第一端相對的第二端的第二層間通孔；所述第二層間通孔的第一端連接至所述第一互連結構；並且所述第二層間通孔的第二端連接至所述第二偽柵極，所述第二互連結構包括均包含一條或多條金屬線的多個互連層；並且所述層間通孔的第二端連接至一條金屬線。

在上述3D-IC中，其中，所述層間通孔的第二端連接至所述偽柵極；並且所述偽柵極位於所述第二層器件的兩個相鄰電路之間，但不是兩個電路的任一個的部分，所述偽柵極是第一偽柵極；並且所述第二層器件還包括鄰近所述第一偽柵極並且位於所述兩個相鄰電路之間的第二偽柵極，所述層間通孔是第一層間通孔；所述3D-IC還包括具有第一端和與第一端相對的第二端的第二層間通孔；所述第二層間通孔的第一端連接至所述第一互連結構；並且所述第二層間通孔的第二端連接至所述第二偽柵極，所述第二互連結構包括均包含一條或多條金屬線的多個互連層；並且所述層間通孔的第二端連接至一條金屬線，所述層間通孔是第一層間通孔；所述3D-IC還包括具有第一端和與第一端相對的第二端的第二層間通孔；所述第一層間通孔和所述第二層間通孔的第一端均連接至所述第一互連結構；並且所述第一層間通孔和所述第二層間通孔的第二端連接至所述第二互連結構的不同金屬線。

在上述3D-IC中，其中，所述第二層器件包括空單元；並且所述層間通孔延伸穿過所述空單元。

在上述3D-IC中，其中，所述3D-IC包括分解成第一部分和第二部分的電路單元；分解的電路單元的所述第一部分應用在所述第一層器件上； 所述分解的電路單元的所述第二部分應用在所述第二層器件上；並且所述層間通孔和一個或多個另外的層間通孔將所述分解的電路單元的所述第一部分和所述第二部分電互連在一起。

在上述3D-IC中，其中，所述第一層器件包含n型電晶體；所述第二層器件包含p型電晶體；並且所述n型電晶體和所述p型電晶體至少部分地通過所述層間通孔電連接在一起。

本發明的另一方面屬於三維集成電路(3D-IC)。3D-IC包括底層器件，底層器件包括底部襯底和位於底部襯底上方的底部互連結構。底部互連結構包括均包含多條金屬線的多個金屬層。3D-IC包括頂層器件，頂層器件包括頂部襯底、形成在頂部襯底上的多個電路單元、位於一個電路單元的邊緣處的不是任何電路單元的功能部分的偽柵極、以及位於頂部襯底上方的頂部互連結構。頂部互連結構包括均包含多條金屬線的多個金屬層。頂層器件形成在底層器件上方。3D-IC包括垂直延伸穿過頂部襯底的層間通孔。層間通孔具有頂端和與頂端相對的底端。層間通孔的底端直接連接至底部互連結構的一條金屬線。層間通孔的頂端直接連接至偽柵極或頂部互連結構的一條金屬線。

在上述3D-IC中，其中，所述偽柵極是第一偽柵極；所述頂層器件還包括鄰近所述第一偽柵極並且位於另一個所述電路單元的邊緣處的第二偽柵極；所述層間通孔是第一層間通孔；所述3D-IC還包括具有頂端和與頂端相對的底端的第二層間通孔；所述第一層間通孔和所述第二層間通孔的底端均連接至所述底部互連結構的相同金屬線；並且所述第一層間通孔和所述第二層間通孔的頂端分別連接至所述第一偽柵極和所述第二偽柵極。

在上述3D-IC中，其中，所述層間通孔是第一層間通孔；所述3D-IC還包括具有頂端和與頂端相對的底端的第二層間通孔；所述第一層間通孔和所述第二層間通孔的底端均連接至所述底部互連結構的相同金屬線；並且所述第一層間通孔和所述第二層間通孔的頂端分別連接至所述頂部互連結構的不同金屬線。

在上述3D-IC中，其中，所述頂層器件包括空單元；並且所述層間通孔延伸穿過所述空單元。

在上述3D-IC中，其中，一個所述電路單元分解成第一部分和第二部分；所述第一部分應用在所述底層器件上；所述第二部分應用在所述頂層器件上；所述第一部分和所述第二部分通過所述層間通孔和一個或多個另外的層間通孔電互連在一起。

本發明的又另一方面屬於一種製造三維集成電路(3D-IC)的方法。在底部襯底中形成微電子組件。在底部襯底上方形成底部互連結構。底部互連結構包括均包含多條底部金屬線的多個底部金屬層。底部襯底和底部互連結構共同形成3D-IC的底層器件。在底層器件上方形成頂部襯底。在頂部襯底中形成微電子組件。形成垂直延伸穿過頂部襯底的層間通孔。在頂部襯底上方形成至少一個偽柵極。在頂部襯底上方形成頂部互連結構。頂部互連結構包括均包含多條頂部金屬線的多個頂部金屬層。頂部襯底和頂部互連結構共同形成3D-IC的頂層器件。層間通孔形成為將底層器件和以下的至少一個電連接在一起：形成在頂部襯底中的微電子組件、至少一個偽柵極或頂部互連結構。

在上述方法中，其中，在所述頂部襯底中形成微電子組件包括形成多個電路單元；並且實施所述至少一個偽柵極的形成，使得所述至少一個偽柵極形成在兩個相鄰電路單元之間，其中，所述偽柵極不是任何所述電路單元的功能部分。

在上述方法中，還包括：將電路單元分解成第一部分和第二部分；將分解的電路單元的所述第一部分應用在所述底層器件中；將所述分解的電路單元的所述第二部分應用在所述頂層器件中；至少部分地使用所述層間通孔將所述第一部分和所述第二部分電互連在一起。

在上述方法中，其中，在所述底部襯底中形成微電子組件包括在所述底部襯底中形成第一類型的電晶體的微電子組件；在所述頂部襯底中形成微電子組件包括在頂部襯底中形成第二類型的電晶體的微電子組件，其中，所述第一類型的電晶體和所述第二類型的電晶體是相反的類型；並且所述層間通孔形成為將所述第一類型的電晶體和所述第二類型的電晶體電連接在一起。

上面概述了若干實施例的特徵，使得本領域技術人員可以更好地理解 本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用於實施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，本文中他們可以做出多種變化、替換以及改變。