用作靜電保護結構的mos電晶體及其製造方法

2023-07-16 05:21:11 2

專利名稱：用作靜電保護結構的mos電晶體及其製造方法
技術領域：
本發明涉及一種半導體集成電路器件，特別是涉及一種作為低壓或高壓電路的靜 電保護結構的MOS電晶體。
背景技術：
靜電對於電子產品的傷害一直是不易解決的問題，目前在半導體集成電路中使用 最多的 ESD (Electrical Static Discharge，靜電放電)保護結構為 GGMOS (Ground Gate MOSFET,柵極接地的MOS電晶體)。GGMOS器件具體包括低壓MOS (即普通MOS電晶體)、 LDMOS(Latetal DiffusionMOSFET，橫向擴散 MOS 電晶體)和 DDDMOS(Double Diffusion Drain M0SFET，雙擴散漏極MOS電晶體)等。其中低壓MOS主要作為低壓電路的靜電保護 結構，LDMOS和DDDMOS主要作為高壓電路的靜電保護結構。目前用作靜電保護結構的主要是η型MOS電晶體，本申請文件中涉及的低壓M0S、 LDMOS、DDDMOS均以η型進行說明。請參閱圖1，這是一種η型的低壓M0S，在ρ型襯底10上為ρ阱12。ρ阱12中有三 個隔離結構131、132、133。ρ阱12之上為柵極14，柵極14兩側為側牆15。ρ阱12中且在 隔離結構131、132之間為ρ型重摻雜區161，作為ρ阱12的引出端。ρ阱12中且在隔離結 構132和側牆15的一側之間為η型重摻雜區162，作為源極。ρ阱12中且在隔離結構133 和側牆15的另一側之間為η型重摻雜區163，作為漏極。所述低壓MOS用作半導體集成電 路的靜電保護結構時，P型重摻雜區161和源極162接地，柵極14通過串聯一電阻接地，漏 極163接靜電。請參閱圖2a，這是一種η型LDM0S。在ρ型襯底10上為η阱11，η阱11中有ρ 阱12。隔離結構131在η阱11和/或ρ阱12中。隔離結構132在ρ阱12中。隔離結構 133,134在η阱11中。η阱11之上為柵極14，柵極14的一側在ρ阱12之上，另一側在隔 離結構133之上。柵極14兩側為側牆15。ρ阱12中且在隔離結構131、132之間為ρ型重 摻雜區161，作為ρ阱12的引出端。ρ阱12中且在隔離結構132和側牆15的一側之間為 η型重摻雜區162，作為源極。η阱11中且在隔離結構133、134之間為η型重摻雜區163， 作為漏極。所述LDMOS用作半導體集成電路的靜電保護結構時，ρ型重摻雜區161和源極 162接地，柵極14通過一電阻接地，漏極163接靜電。請參閱圖2b，這是另一種η型LDM0S。在ρ型襯底10上為ρ阱12，ρ阱12中有η 阱11。隔離結構131、132在P阱12中。隔離結構133在η阱11中。隔離結構134在η阱 11和/或P阱12中。ρ阱12之上為柵極14，柵極14的一側在ρ阱12之上，另一側在隔 離結構133之上。柵極14兩側為側牆15。ρ阱12中且在隔離結構131、132之間為ρ型重 摻雜區161，作為ρ阱12的引出端。ρ阱12中且在隔離結構132和側牆15的一側之間為 η型重摻雜區162，作為源極。η阱11中且在隔離結構133、134之間為η型重摻雜區163， 作為漏極。所述LDMOS用作半導體集成電路的靜電保護結構時，ρ型重摻雜區161和源極 162接地，柵極14通過一電阻接地，漏極163接靜電。
請參閱圖3a，這是一種η型DDDM0S。在ρ型襯底10上為η阱11，η阱11中有ρ 阱12。隔離結構131在η阱11和/或ρ阱12中。隔離結構132在ρ阱12中。隔離結構 133在η阱11中。ρ阱11之上為柵極14，柵極14的一側在ρ阱12之上，另一側在η阱11 之上。柵極14兩側為側牆15。ρ阱12中且在隔離結構131、132之間為ρ型重摻雜區161， 作為P阱12的引出端。ρ阱12中且在隔離結構132和側牆15的一側之間為η型重摻雜區 162，作為源極。η阱11中且在隔離結構133和側牆15的另一側之間、並且不與側牆15的 另一側直接接觸(即相距一定距離)的為η型重摻雜區163，作為漏極。所述DDDMOS用作 半導體集成電路的靜電保護結構時，P型重摻雜區161和源極162接地，柵極14通過一電 阻接地，漏極163接靜電。請參閱圖北，這是另一種η型DDDM0S。在ρ型襯底10上為ρ阱12，ρ阱12中有 η阱11。隔離結構131、132在ρ阱12中。隔離結構133在η阱11和/或ρ阱12中。ρ 阱11之上為柵極14，柵極14的一側在ρ阱12之上，另一側在η阱11之上。柵極14兩側 為側牆15。ρ阱12中且在隔離結構131、132之間為ρ型重摻雜區161，作為ρ阱12的引 出端。ρ阱12中且在隔離結構132和側牆15的一側之間為η型重摻雜區162，作為源極。 η阱11中且在隔離結構133和側牆15的另一側之間、並且不與側牆15的另一側直接接觸 (即相距一定距離)的為η型重摻雜區163，作為漏極。所述DDDMOS用作半導體集成電路 的靜電保護結構時，P型重摻雜區161和源極162接地，柵極14通過一電阻接地，漏極163 接靜電。上述圖1、圖2a、圖2b、圖3a、圖北中為簡化起見，一些細微結構如柵極下方的柵 氧化層、溝槽側壁和底部的襯墊氧化層、襯底之上可能存在的外延層等均未作圖示和說明。請參閱圖4，圖加所示LDMOS用作靜電保護結構的原理如下。靜電電荷從漏極的 重摻雜區163進入LDMOS後，在η阱11與ρ阱12邊界處由於強電場會發生碰撞電離，碰撞 後產生的空穴通過P阱12到達ρ型重摻雜區161，從而提高了 ρ阱12的電位。ρ阱12的 電位提高使得源極162的PN結正偏，從而使得LDMOS中由漏極的重摻雜區163、源極162和 溝道處的η阱11 (即柵極14正下方的η阱)構成的寄生三極體開啟，瀉放靜電電流。所述 寄生三極體中漏極的重摻雜區163作為集電極，源極162作為發射極，ρ阱11作為基極並 通過一等效襯底電阻連接到P阱引出端161。圖1所示的低壓MOS、圖2b所示的LDMOS、圖3a和圖:3b所示的DDDMOS，其用作靜 電保護結構的原理均與圖加所示的LDMOS類似。在實際電路中，用作靜電保護結構的器件必須在內部被保護電路損壞前被觸發， 否則即便其本身洩放電流能力再強也無法起到保護內部電路的作用，這就要求ESD器件的 觸發電壓(即其中寄生三極體的導通電壓)做的儘可能低。通常的方法是拉大源級隔離結 構(即緊靠著源極的隔離結構)的長度來增加襯底的電阻，以實現在較小的襯底電流下達 到寄生三極體導通，從而降低ESD器件的觸發電壓。但這種方法無疑會導致面積上的巨大 增加，在整體晶片面積越做越小的趨勢下是無法被接受的。

發明內容
本發明所要解決的技術問題是提供一種用作靜電保護結構的MOS電晶體，其具有 較小的觸發電壓。為此，本發明還要提供所述MOS電晶體的製造方法。
為解決上述技術問題，本發明用作靜電保護結構的MOS電晶體，在最靠近所述MOS 電晶體的源極的隔離結構上方具有一個場板，所述場板為多晶矽或金屬，所述場板的大小 小於或等於所述隔離結構的大小；所述場板與柵極相連，並一起通過串聯一電阻接地；或者所述場板通過串聯一電阻接地，所述柵極通過串聯另一電阻接地。作為本發明的進一步改進，所述場板和柵極為相同材料。上述用作靜電保護結構的MOS電晶體的製造方法，所述場板與所述柵極是對同一 層材料一起刻蝕形成的。本發明用作靜電保護結構的MOS電晶體，在靜電放電產生時，其新增加的場板會 耦合上正電位，並與其下方的P阱產生電勢差，從而在其下方的隔離結構下形成耗盡區，這 會減小襯底電流的導通面積，增加了襯底電阻，從而使得MOS電晶體中的寄生三極體能在 更低的電壓下開啟，即降低了用作靜電保護結構的MOS電晶體的觸發電壓。


圖1是現有的用作靜電保護結構的低壓MOS的結構示意圖；圖2a、圖2b是現有的用作靜電保護結構的LDMOS的結構示意圖；圖3a、圖北是現有的用作靜電保護結構的DDDMOS的結構示意圖；圖4是圖加所示LDMOS用作靜電保護結構的原理示意圖；圖5是本發明用作靜電保護結構的低壓MOS的結構示意圖；圖6a、圖6b是本發明用作靜電保護結構的LDMOS的結構示意圖；圖7a、圖7b是本發明用作靜電保護結構的DDDMOS的結構示意圖；圖8是圖6a所示LDMOS用作靜電保護結構的原理示意圖。圖中附圖標記說明10為ρ型襯底；11為η阱；12為ρ阱；131、132、133、1；34為隔離結構；20為多晶矽層或金屬層；21為耗盡區。
具體實施例方式本發明用作靜電保護結構的MOS電晶體，與傳統用作靜電保護結構的MOS電晶體 的區別在於在最靠近源極的隔離結構上方具有一個場板，所述場板為一層多晶矽或金屬， 所述場板的大小(在水平截面上)小於或等於所述隔離結構的大小(在水平截面上)。
具體而言，本發明用作靜電保護結構的MOS電晶體包括低壓MOS、LDMOS、DDDMOS。請參閱圖5，這是採用本發明技術方案的一種η型低壓M0S。與圖1所示的低壓 MOS的區別之處是最靠近源極162的隔離結構132的上方增加了一個場板20，場板20的 大小小於或等於隔離結構132的大小。所述低壓MOS用作半導體集成電路的靜電保護結構 時，場板20與柵極14相連，並一起通過串聯一電阻接地；或者場板20與柵極14各通過串 聯一電阻接地。請參閱圖6a，這是採用本發明技術方案的一種η型LDM0S。與圖加所示LDMOS的 區別之處是最靠近源極162的隔離結構132的上方增加了一個場板20，場板20的大小小 於或等於隔離結構132的大小。所述LDMOS用作半導體集成電路的靜電保護結構時，場板20與柵極14相連，並一起通過串聯一電阻接地；或者場板20與柵極14各通過串聯一電阻 接地。請參閱圖6b，這是採用本發明技術方案的另一種η型LDM0S。與圖2b所示LDMOS 的區別之處是最靠近源極162的隔離結構132的上方增加了一個場板20，場板20的大小 小於或等於隔離結構132的大小。所述LDMOS用作半導體集成電路的靜電保護結構時，場 板20與柵極14相連，並一起通過串聯一電阻接地；或者場板20與柵極14各通過串聯一電 阻接地。請參閱圖7a，這是採用本發明技術方案的一種η型DDDM0S。與圖3a所示DDDMOS 的區別之處是最靠近源極162的隔離結構132的上方增加了一個場板20，場板20的大小 小於或等於隔離結構132的大小。所述DDDMOS用作半導體集成電路的靜電保護結構時，場 板20與柵極14相連，並一起通過串聯一電阻接地；或者場板20與柵極14各通過串聯一電 阻接地。請參閱圖7b，這是採用本發明技術方案的另一種η型DDDMOS。與圖北所示DDDMOS 的區別之處是最靠近源極162的隔離結構132的上方增加了一個場板20，場板20的大小 小於或等於隔離結構132的大小。所述DDDMOS用作半導體集成電路的靜電保護結構時，場 板20與柵極14相連，並一起通過串聯一電阻接地；或者場板20與柵極14各通過串聯一電 阻接地。上述圖5、圖6a、圖6b、圖7a、圖7b中，為簡化起見，一些細微結構如柵極下方的 柵氧化層、溝槽側壁和底部的襯墊氧化層、襯底之上可能存在的外延層等均未作圖示和說 明。隔離結構132可以是採用場氧(LOCOS)工藝形成的場氧隔離結構，也可以是採用淺槽 隔離(STI)工藝形成的淺槽隔離結構，其材料可以是氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化 矽(SiOxNy，x、y為自然數)等介質。請參閱圖8，圖6a所示LDMOS用作靜電保護結構的原理如下。靜電電荷從漏極的 重摻雜區163進入LDMOS後，在η阱11與ρ阱12邊界處由於強電場會發生碰撞電離，碰撞 後產生的空穴通過P阱12到達ρ型重摻雜區161，從而提高了 ρ阱12的電位。ρ阱12的 電位提高使得源極162的PN結正偏，從而使得LDMOS中由漏極的重摻雜區163、源極162和 溝道處的η阱11 (即柵極14正下方的η阱)構成的寄生三極體開啟，瀉放靜電電流。所述 寄生三極體中漏極的重摻雜區163作為集電極，源極162作為發射極，ρ阱11作為基極並 通過一等效襯底電阻連接到P阱引出端161。由於新增加的場板20與柵極14相連並通過串聯一電阻接地，在靜電放電發生時 由於存在RC效應(電阻電容耦合效應)，場板20會被耦合上一正電位，並與其下方的ρ阱 12產生電勢差。這樣一來在場板20下方的ρ阱12中靠近隔離結構132底部的部分會對 空穴產生排斥並形成一個耗盡區21。耗盡區21將抑制空穴電流的通過，導致ρ阱襯底電 阻(即圖8中所示與寄生三極體基極相連的電阻)上升，使得寄生三極體將可以在更小的 襯底電流下達到所需的開啟電壓，即降低了用作靜電保護結構的LDMOS的觸發電壓。圖5所示的低壓MOS、圖6b所示的LDMOS、圖7a和圖7b所示的DDDMOS，其用作靜 電保護結構的原理均與圖6a所示的LDMOS類似。
圖6a所示η型LDMOS的製造方法包括如下步驟 第1步，在ρ型襯底10上進行η型雜質的離子注入，從而在ρ型襯底10的表面形成η阱11。常用的η型雜質如磷、砷、銻。這一步也可以變為在ρ型襯底上外延生長一層ρ型外延層，在ρ型外延層上進行 η型雜質的離子注入，從而在ρ型外延層的表面形成η阱11。第2步，在η阱11中進行ρ型雜質的離子注入，從而在η阱11的表面形成P阱 12。常用的ρ型雜質例如硼。第3步，在η阱11和/或ρ阱12中刻蝕四個溝槽，在每個溝槽中填充介質，形成 隔離結構131、132、133、134。通常在溝槽中澱積介質之前先澱積一層氧化矽，作為襯墊氧化 層覆蓋溝槽側壁和底部。隔離結構131在η阱11和/或ρ阱12中。隔離結構132在ρ阱 12中。隔離結構133、134在η阱11中。第4步，在矽片表面澱積一層柵極材料，通常為多晶矽或高k (介電常數)金屬，這 一層柵極材料同時也作為場板材料。刻蝕後形成柵極14和場板20。柵極14的一側在ρ阱 12之上，另一側在隔離結構133之上。場板20在隔離結構132之上，並且橫截面積比隔離 結構132小。通常在澱積柵極材料之前先澱積一層氧化矽，刻蝕後同時形成柵極14和柵氧化層。第5步，在矽片表面澱積一層介質，反刻該層介質直至刻蝕到柵極14上表面和/ 或P阱11上表面，從而在柵極14的兩側形成側牆15。第6步，在隔離結構131和132之間進行ρ型雜質的離子注入，從而在P阱12中 形成P型重摻雜區161，作為P阱12的引出端。在隔離結構132和側牆15的一側之間進行η型雜質的離子注入，從而在P阱12 中形成η型重摻雜區162，作為DDDMOS的源極。在隔離結構133、134之間進行η型雜質的離子注入，從而在η阱11中形成η型重 摻雜區163，作為DDDMOS的漏極。上述方法第4步同樣適用於製造圖5所示的低壓M0S、圖6b所示的LDM0S、圖7a 和圖7b所示的DDDMOS。在優選情況下，本發明用作靜電保護結構的MOS電晶體中，場板20與柵極14為相 同材料。並且在澱積柵極材料，刻蝕柵極14的步驟中所澱積的柵極材料同時也是場板材 料，刻蝕時一起刻蝕出柵極14和場板20。這樣，本發明用作靜電保護結構的MOS電晶體的 製造方法與現有的用作靜電保護結構的MOS電晶體製造方法具有相同的工藝步驟，沒有引 入額外的工藝步驟，從而具有製造簡便、與原有工藝兼容的優點。8
權利要求
1.一種用作靜電保護結構的MOS電晶體，其特徵是，在最靠近所述MOS電晶體的源極的 隔離結構上方具有一個場板，所述場板為一層多晶矽或金屬，所述場板的大小小於或等於 所述隔離結構的大小；所述場板與柵極相連，並一起通過串聯一電阻接地；或者所述場板通過串聯一電阻接地，所述柵極通過串聯另一電阻接地。
2.根據權利要求1所述的用作靜電保護結構的MOS電晶體，其特徵是，所述MOS電晶體 為低壓M0S，在ρ型襯底(10)上為ρ阱(12) ；ρ阱(12)中有三個隔離結構(131、132、133)； 隔離結構(132)之上為場板(20) ；ρ阱(12)之上為柵極(14)；柵極(14)兩側為側牆(15) ；ρ 阱(12)有ρ型重摻雜區(161)，作為ρ阱(12)的引出端；ρ阱(12)有η型重摻雜區(162)， 作為源極；P阱(12)有η型重摻雜區(163)，作為漏極；所述低壓MOS用作半導體集成電路的靜電保護結構時，ρ型重摻雜區(161)和源極(162)接地，柵極(14)和場板00)通過串聯一電阻接地，漏極(16 接靜電。
3.根據權利要求1所述的用作靜電保護結構的MOS電晶體，其特徵是，所述MOS晶體 管為LDM0S，在ρ型襯底(10)上為η阱(11) ;η阱(11)中有ρ阱(12)；在η阱(11)和/或 P阱(12)中有四個隔離結構(131、132、133、134)；隔離結構(132)之上為場板^)) ;η阱 (11)之上為柵極(14)；柵極(14)兩側為側牆(15) ；ρ阱(12)中有ρ型重摻雜區(161)，作 為P講(12)的引出端；ρ阱(12)中有η型重摻雜區(162)，作為源極；η阱(11)中有η型 重摻雜區(163)，作為漏極;所述LDMOS用作半導體集成電路的靜電保護結構時，ρ型重摻雜區(161)和源極(162) 接地，柵極(14)和場板00)通過串聯一電阻接地，漏極(16 接靜電。
4.根據權利要求1所述的用作靜電保護結構的MOS電晶體，其特徵是，所述MOS電晶體 為LDM0S，在ρ型襯底(10)上為ρ阱(12) ；ρ阱(12)中有η阱(11) ；ρ阱(12)和/或η阱(11)中有四個隔離結構(131、132、133、134)；隔離結構(132)之上為場板^))；ρ阱(12) 之上為柵極(14)；柵極(14)兩側為側牆15 ；ρ阱(12)中有ρ型重摻雜區(161)，作為ρ阱(12)的引出端；ρ阱(12)中有η型重摻雜區(162)，作為源極；η阱(11)中有η型重摻雜區(163)，作為漏極;所述LDMOS用作半導體集成電路的靜電保護結構時，ρ型重摻雜區(161)和源極(162) 接地，柵極(14)和場板00)通過串聯一電阻接地，漏極(16 接靜電。
5.根據權利要求1所述的用作靜電保護結構的MOS電晶體，其特徵是，所述MOS電晶體 為DDDM0S，在ρ型襯底(10)上為η阱(11) ;η阱(11)中有ρ阱(12)；在η阱(11)和/或 P阱(12)中有四個隔離結構(131、132、133、134)；隔離結構(132)之上為場板^)) ;η阱 (11)之上為柵極(14)；柵極(14)兩側為側牆(15) ；ρ阱(12)中有ρ型重摻雜區(161)，作 為P阱(12)的引出端；ρ阱(12)中有η型重摻雜區(162)，作為源極；η阱(11)中有η型 重摻雜區(163)，作為漏極;所述LDMOS用作半導體集成電路的靜電保護結構時，ρ型重摻雜區(161)和源極(162) 接地，柵極(14)和場板00)通過串聯一電阻接地，漏極(16 接靜電。
6.根據權利要求1所述的用作靜電保護結構的MOS電晶體，其特徵是，所述MOS晶體 管為DDDM0S，在ρ型襯底(10)上為ρ阱(12) ；ρ阱(12)中有η阱(11) ；ρ阱(12)和/或 η阱(11)中有四個隔離結構(131、132、133、134)；隔離結構(132)之上為場板^)) ；ρ阱(12)之上為柵極(14)；柵極(14)兩側為側牆15 ；ρ阱(12)中有ρ型重摻雜區(161)，作為 P講(12)的引出端；ρ阱(12)中有η型重摻雜區(162)，作為源極；η阱(11)中有η型重摻 雜區(163)，作為漏極;所述LDMOS用作半導體集成電路的靜電保護結構時，ρ型重摻雜區(161)和源極(162) 接地，柵極(14)和場板00)通過串聯一電阻接地，漏極(16 接靜電。
7.根據權利要求1所述的用作靜電保護結構的MOS電晶體，其特徵是，所述場板和柵極 為相同材料。
8.如權利要求7所述用作靜電保護結構的MOS電晶體的製造方法，其特徵是，所述場板 與所述柵極是對同一層材料一起刻蝕形成的。
全文摘要
本發明公開了一種用作靜電保護結構的MOS電晶體，在最靠近所述MOS電晶體的源極的隔離結構上方具有一個場板，所述場板為一層多晶矽或金屬，所述場板的大小小於或等於所述隔離結構的大小；所述場板與柵極相連，並一起通過串聯一電阻接地；或者所述場板通過串聯一電阻接地，所述柵極通過串聯另一電阻接地。本發明還公開了所述MOS電晶體的製造方法，所述場板與所述柵極是對同一層材料一起刻蝕形成的。本發明可以降低了用作靜電保護結構的MOS電晶體的觸發電壓。
文檔編號H01L21/336GK102054865SQ200910201758
公開日2011年5月11日 申請日期2009年11月5日 優先權日2009年11月5日
發明者王邦麟, 蘇慶 申請人:上海華虹Nec電子有限公司