非依電性內存裝置及其操作方法與流程
2023-07-21 21:55:17 3
本發明涉及一種非依電性內存(non-volatile memory)，尤其涉及一種非依電性內存裝置及其操作方法。
背景技術：
圖1是說明快閃記憶體(flash memory)的電路示意圖。圖1所示快閃記憶體包含多個快閃記憶胞(flash memory cell)FC_1_1、…、FC_1_m、…、FC_n_1、…、FC_n_m。快閃記憶胞FC_1_1～FC_n_m的柵極分別電性連接至字線(word line)WL_1、…、WL_m的其中一個對應字線，快閃記憶胞FC_1_1～FC_n_m的漏極分別電性連接至位線(bit line)BL_1、…、BL_n的其中一個對應位線，而快閃記憶胞FC_1_1～FC_n_m的源極電性連接於共源線(common source line)CSL，如圖1所示。
程設(programming)電壓產生電路110於程設期間提供程設電壓Vp給行解碼器(column decoder)120。行解碼器120可以將程設電壓Vp選擇性地傳輸給位線BL_1～BL_n的其中一個。列解碼器(row decoder)130可以經由字線驅動器140_1、…、140_m而傳輸不同的字線電壓給字線WL_1～WL_m，因此列解碼器130與字線驅動器140_1～140_m可以選擇性地驅動字線WL_1～WL_m的其中一個。基於行解碼器120與列解碼器130的尋址(addressing)操作，快閃記憶胞FC_1_1～FC_n_m中的任一個快閃記憶胞可以被程設，而不會影響其他快閃記憶胞。
字線WL_1～WL_m的電壓擺幅為字線高電壓至接地電壓。當字線WL_1～WL_m的其中一個字線的電壓為字線高電壓時(即所述其中一個字線所連接的快閃記憶胞被選擇)，字線WL_1～WL_m的其他字線的電壓為接地電壓(即所述其他字線所連接的快閃記憶胞沒被選擇)。就單一位線來看(例如位線BL_1，其餘位線可以類推)，當程設電壓Vp被施加於位線BL_1時，將有大量漏電流(leakage current)從位線BL_1經由沒被選擇的快閃記憶胞洩至共源線CSL。這些漏電流主要是來自於快閃記憶胞(電晶體)的次閾電流(sub-threshold current)。連接至位線BL_1的快閃記憶胞越多，則位線BL_1的漏電流越大。大量的漏電流將會下拉程設電壓Vp的準位，進而造成對快閃記憶胞的程設操作的錯誤。
技術實現要素：
本發明提供一種非依電性內存(non-volatile memory)裝置及其操作方法，可以有效減少位線的漏電流。
本發明的實施例提供一種非依電性內存裝置，包括非依電性記憶胞(non-volatile memory cell)、字線(word line)、位線(bit line)、共源線(common source line)、程設電壓產生電路(programming voltage generator circuit)、字線電壓產生電路(word line voltage generator circuit)以及共源線電壓產生電路(common source line voltage generator circuit)。字線電性連接於非依電性記憶胞的控制端。位線電性連接於非依電性記憶胞的第一端。共源線電性連接於非依電性記憶胞的第二端。程設電壓產生電路電性連接於位線，用以於程設期間提供程設電壓至位線，以及檢測位線的電流。字線電壓產生電路電性連接於字線，用以於程設期間提供字線電壓至字線，其中字線電壓的擺幅為字線高電壓至字線低電壓。共源線電壓產生電路電性連接於共源線，用以於程設期間提供共源線電壓至共源線。字線電壓產生電路受控於程設電壓產生電路以依據位線的電流而動態調整字線低電壓，或是，共源線電壓產生電路受控於程設電壓產生電路以依據位線的電流而動態調整共源線電壓。
本發明的實施例提供一種非依電性內存裝置的操作方法。所述操作方法包括：提供非依電性記憶胞，其中非依電性記憶胞的控制端電性連接於字線，非依電性記憶胞的第一端電性連接於位線，非依電性記憶胞的第二端電性連接於共源線；由程設電壓產生電路於程設期間提供程設電壓至位線，以及檢測位線的電流；由字線電壓產生電路於程設期間提供字線電壓至字線，其中字線電壓的擺幅為字線高電壓至字線低電壓；由共源線電壓產生電路於程設期間提供共源線電壓至共源線；以及由字線電壓產生電路依據位線的該電流而動態調整字線低電壓，或是由共源線電壓產生電路依據位線的電流而動態調整共源線電壓。
基於上述，本發明實施例所提供非依電性內存裝置及其操作方法可以檢測位線的電流。字線電壓產生電路可以依據位線的電流而動態調整字線低電壓，和/或共源線電壓產生電路可以依據位線的電流而動態調整共源線電壓，以便將未被選擇的非依電性記憶胞的「字線對共源線電壓差」(即字線電壓-共源線電壓)下拉至低於非依電性記憶胞的次閾(sub-threshold)值。因此，本發明實施例所提供的非依電性內存裝置及其操作方法可以有效減少位線的漏電流。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合附圖作詳細說明如下。
附圖說明
圖1是說明快閃記憶體的電路示意圖；
圖2是依照本發明實施例說明一種非依電性內存裝置的電路方框示意圖；
圖3是依照本發明實施例說明一種非依電性內存裝置的操作方法的流程示意圖；
圖4是依照本發明一實施例說明圖2所示程設電壓產生電路的電路方框示意圖；
圖5是依照本發明另一實施例說明圖2所示程設電壓產生電路的電路方框示意圖；
圖6是依照本發明一實施例說明圖2所示字線偏壓產生電路的電路方框示意圖；
圖7是依照本發明一實施例說明圖6所示位準偏移器的電路方框示意圖；
圖8是依照本發明一實施例說明圖2所示共源線電壓產生電路的電路方框示意圖。
附圖標記：
110、210：程設電壓產生電路
120：行解碼器 130：列解碼器
140_1、140_m：字線驅動器
200：非依電性內存裝置
211：電壓調節器 212：第一電晶體 213：第二電晶體
214：定電流源 215：電壓檢測器
216：電荷泵 217：電壓檢測器
220：非依電性記憶胞
230：字線電壓產生電路 231：字線偏壓產生電路
232：字線驅動器 240：共源線電壓產生電路
241：第一電晶體 242：電阻 243：電壓跟隨器
511：第一電阻 512：第二電阻 513：電壓比較器
610：位準偏移器 611：反相器
612、613、614、615：電晶體
620：電晶體 630：電阻
810：運算放大器 820：第二電晶體
BL、BL_1、BL_n：位線
CS、CSL：共源線
FC_1_1、FC_1_m、FC_n_1、FC_n_m：快閃記憶胞
GND：接地電壓
I213、IBL：電流
INF：電流信息
S310、S320、S330、S340：步驟
-V：負參考電壓 V213、VWL：電壓
VCS：共源線電壓 VDD：系統電壓
Vp：程設電壓 Vref：第二參考電壓
WL、WL_1、WL_m：字線
具體實施方式
在本發明說明書全文(包括權利要求書)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以通過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在附圖及實施方式中使用相同標號的組件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的組件/構件/步驟可以相互參照相關說明。
圖2是依照本發明實施例說明一種非依電性內存裝置200的電路方框示意圖。圖1所示快閃記憶胞FC_1_1～FC_n_m、字線WL_1～WL_m、位線BL_1～BL_n、程設電壓產生電路110、行解碼器(column decoder)120、列解碼器(row decoder)與字線驅動器140_1～140_m的相關說明與教示內容可以被類推至圖2所示非依電性內存裝置200。請參照圖2，非依電性內存裝置200包括程設電壓產生電路(programming voltage generator circuit)210、位線(bit line)BL、非依電性記憶胞(non-volatile memory cell)220、字線(word line)WL、字線電壓產生電路(word line voltage generator circuit)230、共源線(common source line)CS以及共源線電壓產生電路(common source line voltage generator circuit)240。
依照設計需求，非依電性記憶胞220可以是任意類型的非依電性存儲元件/電路。舉例來說，非依電性記憶胞220可以是快閃記憶胞(flash memory cell)。非依電性記憶胞220的控制端(例如快閃記憶胞的柵極)電性連接至字線WL。非依電性記憶胞220的第一端(例如快閃記憶胞的漏極)電性連接至位線BL。非依電性記憶胞220的第二端(例如快閃記憶胞的源極)電性連接於共源線CS。圖2所示位線BL上電性連接了其他非依電性記憶胞，而所述其他非依電性記憶胞可以參照非依電性記憶胞220的相關說明而類推，故不再贅述。
程設電壓產生電路210電性連接於位線BL。程設電壓產生電路210可以於程設(programming)期間提供程設電壓Vp，以及檢測位線BL的電流IBL。程設電壓Vp可以經由行解碼器(未顯示)而被傳送至位線BL。字線電壓產生電路230電性連接於多個字線(例如字線WL)。字線電壓產生電路230可以於程設期間提供字線電壓VWL至字線WL，其中字線電壓VWL的擺幅為字線高電壓至字線低電壓。當字線WL的電壓VWL為字線高電壓時，字線WL所連接的非依電性記憶胞220被選擇。當字線WL的電壓VWL為字線低電壓時，字線WL所連接的非依電性記憶胞220沒被選擇。當所述字線WL被選擇時，其他字線沒被選擇。共源線電壓產生電路240電性連接於共源線CS。共源線電壓產生電路240可以提供共源線電壓VCS至共源線CS。當非依電性記憶胞220被選擇時，且當程設電壓Vp被傳送至位線BL時，非依電性記憶胞220可以被程設。
圖3是依照本發明實施例說明一種非依電性內存裝置200的操作方法的流程示意圖。請參照圖2與圖3，步驟S310提供非依電性記憶胞(例如圖2所示非依電性記憶胞220或其他非依電性記憶胞)。於程設期間，程設電壓產生電路210提供程設電壓Vp至位線(例如圖2所示位線BL或其他位線)，字線電壓產生電路230提供字線電壓VWL至字線(例如圖2所示字線WL或其他字線)，而共源線電壓產生電路240提供共源線電壓VCS至共源線CS(步驟S320)。其中，字線電壓VWL的擺幅為「字線高電壓」至「字線低電壓」。程設電壓產生電路210在步驟S330檢測位線BL的電流IBL，並將電流IBL所對應的電流信息INF提供給字線電壓產生電路230和/或共源線電壓產生電路240。
字線電壓產生電路230受控於程設電壓產生電路210的電流信息INF，和/或共源線電壓產生電路240受控於程設電壓產生電路210的電流信息INF。於步驟S340中，字線電壓產生電路240可以依據位線BL的電流IBL所對應的電流信息INF而動態調整所述字線低電壓(即字線電壓VWL的擺幅的下邊界)，和/或共源線電壓產生電路240可以依據位線BL的電流IBL所對應的電流信息INF而動態調整共源線電壓VCS，以便將未被選擇的非依電性記憶胞的「字線對共源線電壓差」(即字線電壓-共源線電壓，例如快閃記憶胞的柵源極電壓)下拉至低於非依電性記憶胞的次閾(sub-threshold)值。因此，本實施例的非依電性內存裝置可以有效關閉(turn off)未被選擇的非依電性記憶胞，以減少位線BL的漏電流。
在一些實施例中，字線電壓產生電路230可以隨著位線BL的電流IBL的增加而對應地調低所述字線低電壓，和/或共源線電壓產生電路240可以隨著位線BL的電流IBL的增加而對應地調高共源線CS的共源線電壓VCS。舉例來說，字線電壓產生電路230可以隨著位線BL的電流IBL的增加而對應地將所述字線低電壓從0V調整為負電壓，而所述負電壓的電壓值是響應於電流IBL的電流值。由於所述負電壓的電壓值是響應於電流IBL的電流值，因此可以避免因為所述負電壓過低而招致嚴重的漏極幹擾(drain disturb)，嚴重的漏極幹擾將影響非依電性記憶胞220的可靠度。再舉例來說，共源線電壓產生電路240可以隨著位線BL的電流IBL的增加而對應地將共源線CS的共源線電壓VCS從0V調整為正電壓，而所述正電壓的電壓值是響應於電流IBL的電流值。由於所述正電壓的電壓值是響應於電流IBL的電流值，因此可以避免因為所述正電壓過高而導致「位線對共源線電壓差」(例如，快閃記憶胞的漏源極電壓Vds)的嚴重減少，「位線BL對共源線CS電壓差」的嚴重減少將會影響非依電性記憶胞220的寫入效率。由於隨著位線BL的電流IBL的增加而對應地將所述字線低電壓從0V調整為負電壓，和/或隨著位線BL的電流IBL的增加而對應地將共源線CS的共源線電壓VCS從0V調整為正電壓，因此未被選擇的非依電性記憶胞220的「字線WL對共源線CS電壓差」(例如，快閃記憶胞的柵源極電壓Vgs)可以被下拉至低於非依電性記憶胞的次閾值。因此，未被選擇的非依電性記憶胞220可以被有效關閉，以減少位線BL的漏電流。
圖4是依照本發明一實施例說明圖2所示程設電壓產生電路210的電路方框示意圖。於圖4所示實施例中，程設電壓產生電路210包括電壓調節器(voltage regulator)211、第一電晶體212、第二電晶體213、定電流源(constant current source)214以及電壓檢測器(voltage detector)215。電壓調節器211的輸出端可以於程設期間提供程設電壓Vp。第一電晶體212的第一端(例如源極)電性連接至電壓調節器211的輸出端。第一電晶體212的第二端(例如漏極)耦接至第一電晶體212的控制端(例如柵極)與位線BL。在一些實施例中，類似於圖1，第一電晶體212的第二端可以經由行解碼器(未顯示)而耦接至位線BL。第二電晶體213的第一端(例如源極)電性連接於電壓調節器211的輸出端。第二電晶體213的控制端(例如柵極)耦接至第一電晶體212的控制端。定電流源214電性連接於第二電晶體213的第二端(例如漏極)。
第一電晶體212與第二電晶體213可視為一個電流鏡(current mirror)。藉由設定第一電晶體212的通道寬與第二電晶體213的通道寬二者比例關係，可以決定流經第一電晶體212的電流IBL與流經第二電晶體213的電流I213二者比例關係。電流I213的大小將會影響電壓V213的大小。因此，電壓V213具有電流IBL所對應的電流信息。電壓檢測器215的輸入端電性連接至第二電晶體213的第二端，以接收電壓V213。電壓檢測器215的輸出端提供電流IBL所對應的電流信息INF給字線電壓產生電路230和/或共源線電壓產生電路240。依據設計需求，電壓檢測器215可能是電壓比較器、反相器(inverter)、電壓緩衝器或是其他電壓輸出電路。
在其他實施例中，電壓檢測器215可能被省略。當電壓檢測器215被省略時，第二電晶體213的第二端可以耦接至字線電壓產生電路230和/或共源線電壓產生電路240，以提供電壓V213作為的電流IBL所對應的電流信息INF。
圖5是依照本發明另一實施例說明圖2所示程設電壓產生電路210的電路方框示意圖。於圖5所示實施例中，程設電壓產生電路210包括電荷泵(Charge Pump)216以及電壓檢測器217。電荷泵216的輸出端可以於程設期間提供程設電壓Vp至位線BL。在一些實施例中，類似於圖1，電荷泵216可以經由行解碼器(未顯示)而將程設電壓Vp提供至位線BL。位線BL的電流IBL將會下拉程設電壓Vp的準位，因此程設電壓Vp的準位具有電流IBL所對應的電流信息。電壓檢測器217的輸入端電性連接至電荷泵216的輸出端，以接收程設電壓Vp。電壓檢測器217的輸出端提供位線BL的電流IBL所對應的電流信息INF給字線電壓產生電路230和/或共源線電壓產生電路240。
依據設計需求，電壓檢測器215可能是電壓比較器、反相器、電壓緩衝器或是其他電壓輸出電路。於圖5所示實施例中，電壓檢測器215包括第一電阻511、第二電阻512以及電壓比較器513。第一電阻511的第一端電性連接至電荷泵216的輸入端，以接收程設電壓Vp。第二電阻512的第一端電性連接於第一電阻511的第二端。第二電阻512的第二端耦接至第一參考電壓(例如接地電壓GND)。電壓比較器513的第一輸入端(例如反相輸入端)電性連接於第一電阻511的第二端。電壓比較器513的第二輸入端(例如非反相輸入端)電性連接於第二參考電壓Vref。第二參考電壓Vref的準位可以依照設計需求來決定。電壓比較器513的輸出端提供電流IBL所對應的電流信息INF給字線電壓產生電路230和/或共源線電壓產生電路240。
請參照圖2，於此實施例中，字線電壓產生電路230包括字線偏壓產生電路(word line bias generator circuit)231以及字線驅動器(例如字線驅動器232)。圖2所示字線驅動器(例如字線驅動器232)可以參照圖1所示140_1～140_m的相關說明而類推。
字線偏壓產生電路231的控制端耦接至程設電壓產生電路210，以接收電流IBL所對應的電流信息INF。字線偏壓產生電路231可以依據電流信息INF而對應產生並調整「字線低電壓」。字線驅動器232的電源端由「字線高電壓」(例如系統電壓VDD)所供電。字線驅動器232的參考電壓端電性連接至字線偏壓產生電路231的輸出端，以接收所述「字線低電壓」。因此，所述「字線高電壓」可以定義字線電壓VWL的擺幅的上邊界，而所述「字線低電壓」可以定義字線電壓VWL的擺幅的下邊界。字線驅動器232的輸出端電性連接至字線WL。圖2所示字線偏壓產生電路231尚電性連接了其他字線驅動器，而所述其他字線驅動器可以參照字線驅動器232的相關說明而類推，故不再贅述。
在一些實施例中，字線偏壓產生電路231可以依據電流信息INF而對應地調低所述「字線低電壓」。舉例來說，字線偏壓產生電路231可以隨著位線BL的電流IBL的增加而對應地將所述「字線低電壓」從0V調整為負電壓，而所述負電壓的電壓值是響應於電流IBL的電流值。由於所述負電壓的電壓值是響應於電流IBL的電流值，因此可以避免因為所述負電壓過低而導致嚴重的漏極幹擾，嚴重的漏極幹擾將影響非依電性記憶胞220的可靠度。由於隨著位線BL的電流IBL的增加而對應地將所述「字線低電壓」從0V調整為負電壓，因此未被選擇的非依電性記憶胞220的「字線WL對共源線CS電壓差」(例如，快閃記憶胞的柵源極電壓Vgs)可以被下拉至低於非依電性記憶胞的次閾值。因此，未被選擇的非依電性記憶胞220可以被有效關閉，以減少位線BL的漏電流。
圖6是本發明一實施例說明圖2所示字線偏壓產生電路231的電路方框示意圖。圖6中，字線偏壓產生電路231包括位準偏移器(level shifter)610、電晶體620以及電阻630。位準偏移器610的輸入端耦接至程設電壓產生電路210，以接收電流信息INF。位準偏移器610的電源端由系統電壓VDD所供電。位準偏移器610的參考電壓端由負參考電壓-V所供電。電晶體620的控制端(例如柵極)電性連接至位準偏移器610的輸出端。電晶體620的第一端(例如源極)耦接至負參考電壓-V。電晶體620字線驅動器232的參考電壓端。電阻630的第一端耦接至接地電壓GND。電阻630的第二端耦接至電晶體620的第二端。
依據設計需求，位準偏移器610可能是任何位準偏移電路。舉例來說，圖7是依照本發明一實施例說明圖6所示位準偏移器610的電路方框示意圖。圖7中，位準偏移器610包括反相器611、電晶體612、電晶體613、電晶體614以及電晶體615。反相器611的輸入端耦接至程設電壓產生電路210，以接收電流信息INF。電晶體612的控制端(例如柵極)耦接至程設電壓產生電路210，以接收電流信息INF。電晶體612的第一端(例如源極)耦接至系統電壓VDD。電晶體613的第一端(例如源極)耦接至負參考電壓-V。電晶體613的第二端(例如漏極)耦接至電晶體612的第二端(例如漏極)。電晶體614的控制端(例如柵極)耦接至反相器611的輸出端。電晶體614的第一端(例如源極)耦接至系統電壓VDD。電晶體614的第二端(例如漏極)耦接至電晶體613的控制端(例如柵極)與電晶體620的控制端。電晶體615的第一端(例如源極)耦接至負參考電壓-V。電晶體615的第二端(例如漏極)耦接至電晶體614的第二端。電晶體615的控制端(例如柵極)耦接至電晶體612的第二端。
圖8是依照本發明一實施例說明圖2所示共源線電壓產生電路240的電路方框示意圖。於圖8所示實施例中，共源線電壓產生電路240包括第一電晶體241、電阻242以及電壓跟隨器(voltage follower)243。第一電晶體241的控制端(例如柵極)電性連接至程設電壓產生電路210，以接收電流IBL所對應的電流信息INF。第一電晶體241的第一端(例如源極)耦接至系統電壓VDD。電阻242的第一端耦接至第一電晶體241的第二端(例如漏極)。電阻242的第二端耦接至接地電壓GND。電壓跟隨器243的輸入端耦接至第一電晶體241的第二端。電壓跟隨器243的輸出端耦接至共源線CS，以提供共源線電壓VCS。
依據設計需求，電壓跟隨器243可能是任何電壓轉換電路。舉例來說，於圖8所示實施例中，電壓跟隨器243包括運算放大器810以及第二電晶體820。運算放大器810的第一輸入端(例如反相輸入端)耦接至第一電晶體241的第二端。第二電晶體820的控制端(例如柵極)電性連接至運算放大器810的輸出端。第二電晶體820的第一端(例如源極)耦接至接地電壓GND。第二電晶體820的第二端(例如漏極)耦接至運算放大器810的第二輸入端(例如非反相輸入端)以及共源線CS。
值得注意的是，在不同的應用情境中，字線電壓產生電路230和/或共源線電壓產生電路240的相關功能可以利用一般硬體描述語言(hardware description languages，例如Verilog HDL或VHDL)或其他合適的程式語言來實現為固件或硬體。可執行所述相關功能的固件可以被布置為任何已知的計算器可存取媒體(computer-accessible medias)，例如磁帶(magnetic tapes)、半導體(semiconductors)內存、磁碟(magnetic disks)或光碟(compact disks，例如CD-ROM或DVD-ROM)，或者可通過網際網路(Internet)、有線通信(wired communication)、無線通信(wireless communication)或其它通信介質傳送所述固件。所述固件可以被存放在計算器的可存取媒體中，以便於由計算器的處理器來存取/執行所述固件的編程碼(programming codes)。另外，本發明的裝置和方法可以通過硬體和軟體的組合來實現。
綜上所述，本發明諸實施例所提供非依電性內存裝置200及其操作方法可以檢測位線BL的電流IBL。字線電壓產生電路230可以依據位線BL的電流IBL而動態調整「字線低電壓」，和/或共源線電壓產生電路240可以依據位線BL的電流IBL而動態調整共源線電壓VCS，以便將未被選擇的非依電性記憶胞220的「字線WL對共源線CS電壓差」(亦即VWL-VCS)下拉至低於非依電性記憶胞的次閾值。因此，非依電性內存裝置200及其操作方法可以有效減少位線BL的漏電流。
雖然本發明已以實施例揭示如上，然其並非用以限定本發明，任何所屬技術領域中普通技術人員，在不脫離本發明的精神和範圍內，當可作些許的改動與潤飾，故本發明的保護範圍當所附權利要求界定範圍為準。