相位切換雙模除頻器的製作方法
2023-08-11 17:22:41 1
專利名稱：相位切換雙模除頻器的製作方法
技術領域：
本發明涉及相位切換雙模除頻器(prescaler)、以及頻率合成器。
用於頻率合成的鎖相環(PLL)方法是用於在現代通信設備中產生高頻振蕩的最通用的方法。可編程頻率合成器是一種能夠產生具有從頻率範圍中所選擇的頻率的信號的器件。可編程頻率合成器利用數字鎖相環電路，該電路使用壓控振蕩器VCO來產生輸出信號。PLL包括監視合成器輸出信號頻率的反饋和控制環路，將其頻率與參考信號的頻率進行比較，並控制VCO以調節合成器輸出信號的頻率。在大多數情況下通常由環路的反饋部分中的數字分頻器，也被稱為除頻器，來對VCO的輸出信號進行分頻，從而使反饋信號包括作為合成器的輸出信號的所選分諧波的頻率。在整數N分頻器的情況下，分頻器使每n個輸入脈衝產生一個輸出信號從而使輸入頻率除以n。將反饋信號的相位與穩定的參考信號的相位進行比較，並且將其差限定為作為到VCO的反饋的誤差信號。VCO調節合成器的頻率以便減小誤差信號。通常，參考信號的頻率低於合成器的輸出信號。
合成器的輸出信號的頻率選擇能力由利用所選分頻數對合成器的輸出信號進行分頻的分頻器的可編程能力所決定。選擇該所選分頻數等於合成器輸出信號的期望頻率除以參考信號的頻率的商。因此，選擇不同的分頻數會導致合成器的輸出信號的頻率改變。
頻率合成器中在全頻率下工作的兩個模塊為VCO和除頻器。如上所述，除頻器以某一比率對VCO的輸出頻率進行分頻以便得到低頻信號。然後通過PLL將該信號鎖定到穩定的參考頻率上。為了獲得更好的頻率解析度，分頻率通常是以N/N+1的形式進行變化，即，該分頻器為所謂的雙模除頻器。可編程除頻器是具有實現N+1分頻的脈衝吞咽(pulse swallow)電路的N-固定除頻器。通過按照小整數階改變N值，來控制VCO的輸出頻率。
為了獲得適合用於高頻的合成器，需要利用高速邏輯的大分頻器比率。然而，由於需要大的晶片尺寸，所以這種大的分頻器會非常昂貴。此外，這種大的環路分頻器會抽取很大的電流，從而其不適用於可攜式行動裝置。
常規的高速雙模除頻器包括同步分頻器，並且有時還包括用於大分頻數的異步分頻器，然而，這種高速同步雙模分頻器需要大量的功耗。
在KU Leuven，J.Craninckx在他的Ph.D論文中提出相位切換雙模除頻器的概念。將兩個2分頻(divide-by-2)的分頻器與相位選擇單元一起使用以便執行4/5分頻。隨後的附加128分頻器用於產生為512的分頻數。這一概念例如可以應用於IEEE 802.11a。對於UNII波段工作頻率從5.15GHz到5.35GHz，並且信道間隔為20MHz。在零-IF(ZIF)結構的情況下，20MHz的參考頻率通常是足夠的，但對於近ZIF來說，通常選擇10MHz的參考頻率。上述電路還包括模控制單元，該模控制單元具有五位控制信號使得其能夠吞咽高達32個脈衝從而可以獲得512至544之間的任何比率。因此，整數N除頻器結構具有在515至535之間的分頻比。
如果將10MHz的參考頻率應用上述電路，則10MHz×516等於5.16GHz，其構成為具有20MHz信道寬度的從5.15GHz到5.17GHz的第一信道的中心。則下一信道離第一信道的中心20MHz，即從5.17GHz到5.19GHz，中心為5.18GHz。利用518的分頻比與10MHz的參考頻率，可以獲得該中心頻率。最後一個或最大信道從5.33GHz到5.35GHz，這可以通過534的分頻比來實現。
然而，由於從相位選擇信號中產生高達128的分頻信號，所以這會影響該電路的速度。
在Kan Kwok Kei，Toby於1999年4月26日在HKUST的thedepartment of electrical and electronic engineering發表的「CMOSdivide-by-8/9for frequency synthesizer」中，示出改進的相位切換雙模除頻器的一個例子。這種除頻器包括在輸入頻率的全速下操作的第一高頻2分頻電路。在第一2分頻電路之後是第二2分頻電路，其具有在相位上彼此相差90°的四個相位輸出信號。相位選擇電路選擇第二2分頻電路的四個相位輸出信號中的一個。相位選擇電路包括兩個可切換的放大器和三個NAND門。在可切換的放大器中，放大同相(I)和正交(Q)信號並且根據控制信號C1、C2來選擇輸入信號的正或負的放大。可切換放大器的速度成為該除頻器的最大速度的限制因素。相位選擇電路基本上實施為多路復用器，即，選擇第二2分頻電路的四個相位輸出信號中的一個作為其輸出。根據第三控制信號C0，選擇兩個可切換放大器的輸出中的一個作為輸出。在最後輸出的每個上升沿改變控制信號，以實現相對於當前信號的90°延遲。由於在相位選擇電路之前是兩個2分頻電路，所以當實施N+1分頻比時90°延遲實際上相應於除頻器的輸入信號的一個周期。
利用該電路實現1.85GHz的工作速度。然而，對於像無線數據網絡的應用，需要更高的工作頻率。
在由Krishnapura等人於2000年7月在IEEE Journal of Solid StateCircuits的第35卷編號7的第1019至1024頁發表的「A 5.3GHzProgrammable Divider for HiPerLAN in 0.25μCMOS」中，示出基於5.3GHz工作頻率的分頻器。該分頻器採用相位切換並且包括第一2分頻電路和具有四個相位輸出信號的第二2分頻電路。將第二2分頻電路的輸出信號輸入到重定時電路，該重定時電路根據來自解碼器的控制信號來從這四個輸出信號中的一個切換到另一個。第二2分頻電路的四個輸出信號彼此相隔90°。在任意給定時刻，在這些輸出中僅有一個通過多路復用器連接到隨後的分頻器。通過切換到第二2分頻電路中的滯後當前信號90°的輸出，來實現周期的吞咽並由此使分頻器總的計數加1。為了獲得任意的分頻因數，可以通過適當地改變多路復用器的控制輸入來吞咽輸入周期。在不存在相位切換的情況下，分頻器包括4×N的分頻因數。然而，如果在分頻器的輸出的每一個周期中將相位切換K次，則吞咽K個輸入周期並且使分頻因數增加K。通過改變K，可以實現可編程分頻器。脈衝發生器在每一個輸出周期中產生K個脈衝，其中由脈衝發生器的可編程輸入來設置K。將除4計數器(divide-by-4 counter)用作控制多路復用器的解碼器的輸入信號。該除4計數器通過脈衝發生器的輸出脈衝來計時並且在四個狀態之間進行循環，每一個狀態與多路復用器中的四個可能的連接中的一個相應。為了提供無假信號脈衝(free-glitch)的切換，必須當第二2分頻電路的0°和90°輸出都為高時進行切換。此外，為了確保時鐘信號以及控制信號同步到達多路復用器的輸入，在具有與控制信號發生器的延遲相同的延遲的時鐘線上實施緩衝器，以便修正定時錯誤。
因此，本發明的目的是提供一種改進的高速除頻器。
通過根據權利要求1所述的相位切換雙模除頻器以及根據權利要求8所述的頻率合成器來解決該目的。
因此，提供一種具有雙模分頻器的相位切換雙模除頻器。所述分頻器包括第一和第二2分頻電路(A；B)，其中所述第二2分頻電路(B)耦合到所述第一2分頻電路(A)的輸出，並且至少所述第二2分頻電路(B)包括彼此相隔90°的四個相位輸出。設置相位選擇單元(PSU)用於選擇第二2分頻電路(B)的四個相位輸出Ip、In、Qp、Qn；INi、INni、INq、INnq中的一個。此外，設置相位控制單元用於向相位選擇單元提供控制信號(C0、NC0、C1、NC1、C2、NC2)，其中相位選擇單元PSU根據控制信號C0、NC0；C1、NC1；C2、NC2來執行四個相位輸出Ip、In、Qp、Qn；INi、INni、INq、INnq的選擇。基於控制邏輯(direct logic)來實施所述相位選擇單元(PSU)。
與採用可切換放大器的實施相比，基於控制邏輯實施相位選擇單元能夠獲得更高的速度並且節省晶片面積。
根據本發明的一個方案，根據以下邏輯碼來實現相位選擇單元PSU的輸出OUTOUT＝NC0·NC1·INi+NC0·C1·INni+C0·NC2·INnq+C0·C2·INq其中+、·、-分別表示OR、AND和NAND功能。通過該設置，可以用控制信號C0、C1、C2來恰當地信號表示來自分頻器的輸出信號。
根據本發明的另一個方案，提供耦合到相位選擇單元PSU的輸出的4分頻電路UA。所述4分頻電路UA包括第六和第七2分頻電路F、G，各自具有相隔90°的四個相位輸出Ip、In、Qp、Qn。所述第七2分頻電路G耦合到第六2分頻電路F的正交輸出Qp、Q。
根據本發明的另一個方案，所述相位控制單元(RTU)包括第四和第五2分頻電路D、E，各自具有相隔90°的四個相位輸出Ip、In、Qp、Qn。所述第四和第五2分頻電路D、E串聯耦合。第五2分頻電路E的同相輸出Ip、In相應於控制信號C0。第四2分頻電路D的同相輸出Ip、In相應於控制信號C1。第四2分頻電路E的正交相位輸出Qp、Qn相應於控制信號C2。
根據本發明的另一個方案，所述相位控制單元RTU還包括耦合到第五2分頻電路E的輸入的D-鎖存器DL。所述D-鎖存器DL接收第七2分頻電路G的同相輸出Ip、In的在先狀態以及表示相位切換數量的信號「模」作為輸入信號。
根據本發明的優選方案，所述除頻器還包括耦合到雙模分頻器10的同步環路，其用於對雙模分頻器10進行重新計時。
現在將參考附圖來詳細說明本發明及其實施例，在附圖中
圖1示出接收器的方框圖；圖2示出根據本發明的圖1中的可編程除頻器PS的方框圖3示出根據本發明的圖2中的16/17分頻器；圖4示出根據本發明的圖3中的相位選擇單元的電路圖；圖5示出根據本發明的圖4中的重定時單元和相位選擇單元；以及圖6示出根據本發明的分頻器的時序圖。
圖1示出可以用於IEEE 802.11a標準的接收器的方框圖。圖1的上部示出連接到低噪聲放大器LNA的天線ANT，該低噪聲放大器LNA連接到第一和第二混頻器MI、MQ，它們又連接到模數轉換器ADC。圖1的下部示出PLL電路的實施。PLL電路包括壓空振蕩器VCO、第一2分頻電路、除頻器PS、相位頻率檢測器PFD、參考晶體Xtal、電荷泵CP和低通濾波器LPF。2分頻電路的輸出耦合到第一和第二混頻器MI、MQ。
下面將更加詳細地說明除頻器PS。
圖2示出圖1中的除頻器的方框圖。可編程除頻器包括16/17分頻器10、緩衝器20、分頻器30、決定單元40、同步單元50、以及D觸發器60。16/17分頻器10連接到緩衝器20，該緩衝器20又連接到分頻器30。分頻器30具有五個輸出信號，即/2、/4、/8、/16和/32以及零檢測輸出「零」。將這五個輸出信號輸入到決定單元40和同步單元50。決定單元40還接收5位控制信號b0、b1、b2、b3和b4，並且決定單元40的輸出形成到同步單元50的輸入。將同步單元50的輸出輸入到D觸發器60的時鐘輸入。其輸入「數據」連接到電源電壓VDD。分頻器30的輸出信號「零」連接到D觸發器60的CD輸入。將D觸發器60的輸出信號反饋到16/17分頻器10並且將該輸出信號輸入到該16/17分頻器10的「重新計時」輸入。
分頻器30產生信號/2、/4、/8、/16和/32，將它們輸入到決定單元40。這些信號用於產生表示應該吞咽多少脈衝的信號，1、2、……、32。這根據5位控制信號b0、b1、b2、b3和b4來執行。
通過延遲一個或多個脈衝來執行一個脈衝的吞咽，即針對你的輸入信號執行分頻。一個脈衝的吞咽等同於2分頻。
如果同步單元檢測到，例如11111，則使D觸發器60的時鐘輸入有效並且如果在分頻器30的「零」輸出上檢測到0，則對16/17分頻器進行重新計時。由此，實施同步脈衝，以便對電路進行重新計時，並除去由於鎖存器引起的延遲。因此，實現能夠用512與544之間的任意整數來對輸入信號進行分頻的可編程除頻器，因為16*32＝512並且可以吞咽高達32的脈衝，結果512+32＝544。
圖3示出圖2中的16/17分頻器10的方框圖。分頻器10包括第一和第二2分頻電路A、B。第二2分頻電路B的輸入連接到第一2分頻電路A的同相輸出Ip、In。第三2分頻電路C連接到第一2分頻電路A的正交輸出Qp、Qn，並且其輸出Ip、In、Qp、Qn連接到負載Ld。此外，分頻器10包括相位選擇單元PSU、重定時單元RTU以及四分頻單元UA。重定時單元RTU產生三個控制信號C0、C1、C2，用於控制相位選擇單元PSU中的相位切換。將第二2分頻電路B的四個相位輸出信號輸入到相位選擇單元PSU。根據由重定時RTU提供的控制信號C0、C1、C2，相位選擇單元PSU選擇第二2分頻電路B的四個相位輸出信號中的一個，並且將該信號輸出到四分頻單元UA。提供第三2分頻電路C用於適當的負載。
設置重定時單元RTU以便驅動相位選擇單元PSU並通過控制信號C0、C1、C2來控制相位切換。重定時單元RTU包括第四和第五2分頻電路D、E以及吞咽單元SU。吞咽單元決定吞咽多少個脈衝。
4分頻單元UA包括第六和第七2分頻電路F、G。第六2分頻電路F的輸入連接到相位選擇單元PSU的輸出，並且其同相輸出信號Ip、In連接到負載Ld，而其正交輸出Qp、Qn連接到第七2分頻電路的輸入。最後，第七2分頻電路G的同相輸出信號構成16/17分頻器10的輸出。
如果沒有發生周期滑移(cycle-slip)，則可以實現總的16分頻，因為在這種情況下，四個2分頻電路A、B、F、G是串聯連接。因此，如果發生周期滑移，則利用分頻器10可以實現17分頻。
相位選擇單元PSU接收第二2分頻電路B的四個相位輸出信號作為輸入信號。因為這些信號在相位上彼此相差90°，所以在相位選擇單元PSU的輸入提供以下信號INi(0°，Ip)、Inq(90°，Qp)、INni(180°，In)和INnq(270°，Qn)。相位選擇單元PSU根據三個控制信號C0、C1和C2及其反相來選擇四個輸入信號中的一個。
如果我們假設相位選擇單元PSU的輸出最初連接到INi，則在INi的上升沿之後該輸出將連接到Inq。因此，使相位選擇單元PSU的輸出延遲了相位選擇單元PSU的輸入信號的1/4周期。然而，由於已經利用兩個2分頻電路對相位選擇單元PSU的輸入信號進行了分頻，所以T為4*To，To為16/17分頻器10的輸入信號的周期。結果，通過相位選擇而延遲了輸入信號的一個完整周期To，即相位切換將導致延遲分頻器10的輸入信號的一個完整周期。
波形Ip、Qp、In、Qn分別對應於第二2分頻電路B的相位0°、90°、180°、270°，即，其周期T等於4*To，To為16/17分頻器的輸入信號的周期。如上所述，如果要通過16/17分頻器來實現16分頻，則沒有周期滑移和相位切換發生，即，PSU的輸出相應於4分頻。然而，如果要實現17分頻，則將發生相位切換。該切換按照固定順序發生並且優選按照I、Q、nI、nQ的順序，即0°、90°、180°、270°。因此，如果輸入信號INi，即，Ip最初連接到相位選擇單元PSU的輸出，則輸入信號Inq，即，Qp將被選擇並形成相位選擇單元PSU的輸出。該切換一發生，就會在PSU的輸出引入90°的額外延遲，其相應於16/17分頻器的輸入信號的一個周期，即，PSU的輸出相應於5分頻。換句話說，相位選擇單元PSU向其輸入信號引入延遲或額外的周期滑移。
圖4示出圖3中的相位選擇單元PSU的電路圖。該電路包括22個電晶體T1-T22以及四個電阻器R。該電路為下述邏輯碼的具體實施OUT＝NC0·NC1·INi+NC0·C1·INni+C0·NC2·INnq+C0·C2·INq其中+、·、-分別表示OR、AND和NAND功能。
OUT表示相位選擇單元PSU的輸出信號，而INi、INni、INnq、INq表示相位選擇單元PSU的四個輸入信號。C0、C1和C2表示控制信號，而NC0、NC1和NC2表示其反相信號。信號C1在輸入信號INi和INni之間選擇，即在0°與180°之間選擇。信號C2在INq與INnq之間選擇，即在90°與270°之間選擇。根據控制信號C1的選擇結果為Pi，而控制信號C2的選擇結果為Pq。控制信號C0在結果Pi與Pq之間選擇。分別將輸入信號INi輸入到電晶體T17，將輸入信號INni輸入到電晶體T18，將輸入信號INq輸入到電晶體T20並將輸入信號INnq輸入到電晶體T19。在下一行電晶體中，即T9-T16，根據C1和C2的狀態來進行選擇，以便獲得所選擇的信號Pi、Pq。下一行電晶體、即T1-T8用於根據控制信號C0的狀態選擇兩個選擇信號Pi、Pq中的一個。
上述邏輯碼包括為OR連接的四個分支。第一個分支通過電晶體T1、T9和T17來實現。第二個分支通過電晶體T1、T11和T18來實施。第三個分支通過電晶體T3、T13和T19來實施。第四個分支通過電晶體T3、T15和T20來實施。
通過電流切換來差分實施AND邏輯功能，即，第一分支NC0·NC1·INi。通過在電流域中差分切換輸入來實施NAND邏輯。通過將NAND邏輯的輸出電流加在負載R中來實施OR邏輯。這種實施的優點是由於電流域中的差分實施而導致速度提高。
圖5示出圖3中的相位選擇單元PSU和重定時單元RTU的方框圖。如上所述，重定時單元RTU通過第四和第五2分頻電路D、E來實施。吞咽單元SU通過D鎖存器DL來實施。D鎖存器DL接收16/17分頻器10的輸出「out」作為數據輸入而接收調製器信號「模」作為時鐘輸入。將D鎖存器DL的輸出信號Q、nQ輸入到第五2分頻電路E，該電路提供在相位上彼此相差90°的四個相位輸出信號。其同相輸出信號Ip、In構成控制信號C0、NC0。將其正交輸出Qp、Qn輸入到第四2分頻電路D。第四2分頻電路D的同相輸出信號Ip、In構成控制信號C1、NC1，並且正交輸出信號Qp、Qn構成控制信號C2、NC2。如上所述，將這三個控制信號C0、C1和C2輸入到相位選擇單元PSU，用於控制其中的相位選擇。調製器脈衝表示應該發生的相位切換的數量。信號「out」表示相位選擇單元PSU的在先狀態，即，I、nI、Q、nQ。按照固定的順序執行相位切換，即從I到Q，然後到nI和nQ，即，0°、90°、180°、270°。然而，其他順序(alternativesequence)也是可能的。
圖6示出分頻器的時序圖。最上面的波形，即VT(div_out)對應於分頻器的輸出。最下面的三個波形，即VT(C0)、VT(C1)、VT(C2)分別對應於控制信號C2、C1、C0。波形VT(mod_enable)對應於重定時單元RTU的D鎖存器DL的調製器輸入「模」。波形VT(out)對應於相位選擇單元PSU的輸出。波形VT(out16)對應於第七2分頻電路F的輸出，即，16/17分頻器10的輸出。
通過控制信號C0、C1、C2的波形，可以看出，C2的波形相對於C 1的波形移動90°，因為C1和C2分別對應於第四2分頻電路D的同相輸出和正交輸出。由於第四2分頻電路D的另一次2分頻操作，而使信號C1、C2的周期是信號C0的周期的兩倍在。
總之，不是使用4/5分頻器作為基礎，而是選擇單個的固定16/17頻率分頻器，其後跟隨有可編程5階整數2分頻器，即利用5位進行控制。優點是相位選擇器之後的模塊現在僅需要產生信號/2、/4、/8、/16和/32。原則上，32/33分頻器可以與4階整數2分頻器結合進行這一工作，然而32/33(而且16/17分頻器)在它們的輸入端在5GHz下工作，這使得難以實現32/33分頻器。需要包括最終的D觸發器的同步器來執行時間同步。同步器和D觸發器產生最終的輸出信號，即被處在512和544之間的任意整數分頻的輸入信號，並實現同步脈衝以對電路進行重新計時並消除由鎖存器引起的延遲。
應該注意的是，上述實施例只是對本發明進行舉例說明而不限制本發明，本領域技術人員可以在不脫離所附權利要求的範圍的情況下設計出很多可選實施例。在權利要求書中，不應該把放在括號之間的任何參考標記認作是對權利要求的限制。詞「包括」不排除還存在權利要求中所列之外的其他元件或步驟。在元件前面的詞「一個」不排除多個這種元件的存在。在列舉幾個裝置的器件權利要求中，這些裝置中的幾個可以由一個且同類的硬體來實施。在相互不同的從屬權利要求中列舉特定措施的簡單事實並不表示這些措施的組合使用不能帶來優點。
此外，不應該把權利要求中的任何參考標記認作是對權利要求的範圍的限制。
權利要求
1.一種相位切換雙模除頻器，包括雙模分頻器(10)，其包括第一和第二2分頻電路(A；B)，其中所述第二2分頻電路(B)耦合到所述第一2分頻電路(A)的輸出，並且至少所述第二2分頻電路(B)包括各自相隔90°的四個相位輸出(Ip、In、Qp、Qn；INi、INni、INq、INnq)；相位選擇單元(PSU)，用於選擇所述第二2分頻電路(B)的所述四個相位輸出(Ip、In、Qp、Qn；INi、INni、INq、INnq)中的一個；相位控制單元(RTU)，用於向所述相位選擇單元(PSU)提供控制信號(C0、NC0；C1、NC1；C2、NC2)，其中所述相位選擇單元(PSU)根據所述控制信號(C0、NC0；C1、NC1；C2、NC2)來執行所述四個相位輸出(Ip、In、Qp、Qn；INi、INni、INq、INnq)的選擇；以及根據控制邏輯來實施所述相位選擇單元(PSU)。
2.根據權利要求1所述的除頻器，其中根據以下邏輯碼來實施所述相位選擇單元(PSU)的輸出(OUT)OUT＝NC0·NC1·INi+NC0·C1·INni+C0·NC2·INnq+C0·C2·INq+、·、-分別表示OR、AND和NAND功能。
3.根據權利要求1或2所述的除頻器，還包括耦合到所述相位選擇單元(PSU)的輸出的4分頻電路(UA)，所述4分頻電路(UA)包括第六和第七2分頻電路(F、G)，各自具有相隔90°的四個相位輸出(Ip、In、Qp、Qn)，所述第七2分頻電路(G)耦合到所述第六2分頻電路的正交輸出(Qp、Qn)。
4.根據權利要求1、2或3所述的除頻器，其中所述相位控制單元(RTU)包括第四和第五2分頻電路(D、E)，各自具有相隔90°的四個相位輸出(Ip、In、Qp、Qn)，所述第四和第五2分頻電路(D、E)串聯連接，所述第五2分頻電路(E)的同相輸出信號(Ip、In)相應於所述控制信號(C0)，所述第四2分頻電路(D)的同相輸出信號(Ip、In)相應於所述控制信號(C1)，所述第四2分頻電路(D)的正交相位輸出信號(Qp、Qn)相應於所述控制信號(C2)。
5.根據權利要求4所述的除頻器，其中所述相位控制單元(RTU)還包括耦合到所述第五2分頻電路(E)的輸入的D鎖存器(DL)，所述D鎖存器(DL)接收所述第七2分頻電路(G)的同相輸出(Ip、In)的在先狀態和表示相位切換數量的信號(模)作為輸入信號。
6.根據權利要求1所述的除頻器，其中所述雙模分頻器(10)為16/17分頻器。
7.根據權利要求1所述的除頻器，還包括耦合到所述雙模分頻器(10)的同步環路，其用於對所述雙模分頻器(10)進行重新計時。
8.包括根據權利要求1至7中任一項所述的除頻器的頻率合成器。
全文摘要
提供一種具有雙模分頻器的相位切換雙模除頻器。所述分頻器包括第一和第二2分頻電路(A；B)，其中所述第二2分頻電路(B)耦合到所述第一2分頻電路(A)的輸出，並且至少所述第二2分頻電路(B)包括各自相隔90°的四個相位輸出。提供相位選擇單元(PSU)，用於選擇第二2分頻電路(B)的四個相位輸出(I
文檔編號H03K23/66GK1864333SQ200480028700
公開日2006年11月15日 申請日期2004年9月28日 優先權日2003年10月1日
發明者多米尼克斯·M·W·利納特斯, 內納德·帕夫洛維茨, 科坦·米斯特裡 申請人:皇家飛利浦電子股份有限公司