一種衛星通信信關站信號解調處理板的製作方法
2023-05-04 07:39:32 2
本發明涉及衛星移動通信信號交換技術領域，特別涉及一種衛星通信信關站信號解調處理板。
背景技術：
衛星移動通信就是地球上(包括地面和低層大氣中)的無線電通信站之間利用衛星作為中繼而進行的通信。衛星在空中起中繼站的作用，把地球站發上來的電磁波放大後再反送回另一地球站。信關站則是衛星系統形成的鏈路，信關站的作用主要是提供衛星移動通信系統與地面固定通信網、地面移動通信網的接口，實現互連；控制衛星移動終端接入衛星通信系統，並保證其在通信過程中信號不中斷。
衛星通信信關站信號解調處理板是衛星移動通信系統的重要組成部分，衛星通信信關站信號解調處理板對衛星發射的中頻信號進行解調、處理，然後輸出。隨著衛星通信的不斷發展，信關站的信號解調處理信息不斷提高，圖像、語音和數據信息不斷的提高，需要信關站信號解調處理板處理的圖像、語音和數據信息也不斷增長，數據傳輸速率不斷提高。數字下變頻器(DDC)，具有數字下變頻、數據抽取等功能，是衛星通信信關站信號解調處理板重要的元器件之一。傳統的DDC數字下變頻器沒有考慮帶寬信號的抽取濾波，處理帶寬不能達到寬帶多通道的要求，只能以有限的組合配置濾波器和抽取器，導致衛星通信信關站信號解調處理板結構增大。此外，專用DDC晶片的結構固定，帶寬不能滿足高速數據(如大於400Mbps)解調的要求。
技術實現要素：
本發明的目的在於提供一種衛星通信信關站信號解調處理板，該信號解調處理板利用FPGA完成數字下變頻，實現多通道信號處理，且不增加處理板結構。
為了實現上述發明目的，本發明提供了以下技術方案：一種衛星通信信關站信號解調處理板，包括中頻信號接收器，所述中頻信號接收器連接有至少兩個A/D轉換器，其中一個A/D轉換器直接連接FPGA單元，其餘A/D轉換器均連接DDC數字下變頻器，所述DDC數字下變頻器連接FPGA單元，FPGA單元連接DSP單元和通信接口，FPGA單元包括數控振蕩模塊，所述數控振蕩模塊連接級聯積分梳狀濾波模塊，所述級聯積分梳狀濾波模塊連接半帶濾波模塊，所述半帶濾波模塊連接信道化多相濾波器組模塊。
所述A/D轉換器用於完成中頻模擬信號的數字轉換；所述DDC數字下變頻器用於濾波、信號調整和下變頻處理；所述FPGA單元一方面將經過DDC數字下變頻器處理的數位訊號進行格式轉換、半帶濾波、解調和解碼，另一方面直接將經過A/D轉換器轉換後的數位訊號進行下變頻處理，再進行濾波和解調；所述DSP單元對接收的信號進行配置計算處理，處理後的信息通過通信接口輸出。
優選的，所述通信接口為VPX接口。VPX接口具有更多的I/O通信口，支持高速的數據傳輸，適合高速數位訊號的及時處理，處理能力可擴展，對外接口可替換，抗震性能高。
與現有技術相比，本發明的有益效果：本發明衛星通信信關站信號解調處理板，利用FPGA實現DDC數字下變頻器功能，且FPGA單元內設置信道化多相濾波器組，在不增加處理板結構的基礎上實現了多通道信號同時處理。而且，通過配置FPGA單元中組成DDC數字下變頻器的功能模塊，可實現傳輸速率大於400Mbps的數據解調。
附圖說明：
圖1為衛星通信系統信號傳輸、處理流程框圖；
圖2為本發明信號解調處理板結構框圖；
圖3為中頻信號接收器與A/D轉換器連接原理框圖；
圖4為DDC數字下變頻器與FPGA單元連接原理框圖；
圖5為FPGA單元中實現多通道信號下變頻處理的原理框圖；
圖6為FPGA單元與DSP單元連接原理框圖；
圖7為A/D轉換器與FPGA單元連接原理框圖；
圖8為FPGA單元和VPX接口連接原理框圖。
具體實施方式
下面結合試驗例及具體實施方式對本發明作進一步的詳細描述。但不應將此理解為本發明上述主題的範圍僅限於以下的實施例，凡基於本發明內容所實現的技術均屬於本發明的範圍。
如圖1所示，衛星發出信號，地面天線將該信號經下行鏈路傳輸至地球站；地球站將接收的該微弱信號傳輸至低噪聲放大器單元，以保證接收信號的質量；經放大的該信號再經過下變頻器進行頻率變換，對信號再次放大，輸出不同頻率的中頻信號；進一步放大的該中頻信號經解調器信號處理板進行解調、編碼後得到相應的信息，並輸出該信息。
參考圖2、圖5，本實施例列舉的衛星通信信關站信號解調處理板包括中頻信號接收器、至少兩個A/D轉換器、DDC數字下變頻器、FPGA單元、DSP單元、及VPX接口，其中，所述中頻信號接收器連接A/D轉換器，其中一個A/D轉換器直接與FPGA單元連接，FPGA單元包括數控振蕩模塊，所述數控振蕩模塊連接級聯積分梳狀濾波模塊(CIC)，所述級聯積分梳狀濾波模塊連接半帶濾波模塊(HB)，所述半帶濾波模塊連接信道化多相濾波器組模塊，其餘的A/D轉換器連接DDC數字下變頻器，所述DDC數字下變頻器連接FPGA單元，FPGA單元連接DSP單元和VPX接口。FPGA單元中的數控振蕩模塊、級聯積分梳狀濾波模塊、半帶濾波模塊和信道化多相濾波器組模塊是通過編程生成的圖形化器件。
FPGA單元中的數控振蕩模塊、級聯積分梳狀濾波模塊、半帶濾波模塊實現傳統DDC數字下變頻器的下變頻處理功能，結合信道化多相濾波器組模塊，可實現多通道信號處理。利用FPGA實現熟悉下變頻功能，減少了DDC數字下變頻器的使用量，降低成本，同時也減小了處理板的結構；實現多通道信號處理，一方面降低處理成本，另一方面還避免了因信道化多相濾波器組的使用而導致的處理板結構增加。
本發明衛星通信信關站信號解調處理板的工作流程為：中頻信號接收單元將接收的中頻模擬信號傳輸至A/D轉換器，A/D轉換器將中頻模擬信號轉換為數位訊號，然後一部分通道的數位訊號傳輸至各個DDC數字下變頻器(通常處理板上設置有多個DDC數字下變頻器，一個DDC數字下變頻器對一個通道的數位訊號進行下變頻處理)，各個DDC數字下變頻器對該數位訊號進行濾波、信號調整和下變頻處理，然後傳輸至FPGA單元，FPGA單元對經過下變頻處理的數位訊號進行格式轉換、半帶濾波、解調、解碼；另一部分通道的數位訊號直接傳輸至FPGA單元：從A/D轉換器輸出的中頻數位訊號與FPGA單元中的數控振蕩器產生的本振信號相乘，該中頻數位訊號下變頻到零中頻信號，該零中頻信號再依次經過級聯積分梳狀濾波器、半帶濾波器和信道化多相濾波器組，進行抽取濾波，同時把寬帶信號均勻分成若干子頻帶信號輸出，完成DDC數字下變頻器模塊對中頻信號的下變頻、濾波、信號調整處理，然後傳輸至DSP單元。DSP單元對接收的數位訊號進行配置計算處理、數字解調處理，處理後的信號再返回至FPGA單元，處理後的信號經FPGA單元濾波後通過VPX接口輸出，VPX接口連接至計算機和磁碟陣列，該信息通過RAID陣列卡存儲在計算機磁碟陣列中，方便研究人員的研究。
本發明衛星通信信關站信號解調處理板的各組成單元及各單元連接關係具體描述如下。
參考圖3，中頻信號接收單元包括高頻頭，中頻模擬信號被高頻頭接收，再經過阻抗變換後傳輸至A/D轉換器。A/D轉換器的輸入時鐘可以由外部時鐘輸入，也可以由普通晶振或恆溫晶振提供，本實施例中A/D轉換器的輸入時鐘由恆溫晶振提供。A/D轉換器採樣時鐘要求質量高，且相位噪聲低，如果時鐘信號抖動較大，信噪比容易惡化，很難保證有效採樣位數的精度。為了優化性能，A/D轉換器的時鐘輸入採用差分低抖動的時鐘輸入，將輸入時鐘處理為LVPECL信號，通過交流耦合到A/D轉換器。
一個DDC數字下變頻器可連接4個A/D轉換器，每個A/D轉換器佔用DDC數字下變頻器的一個數據通道。A/D轉換器、DDC數字下變頻器的輸出電平均為3.3V，採用直流耦合方式連接。A/D轉換器輸出數據位寬度為14位，DDC數字下變頻器數據輸入位寬度為17位。A/D轉換器的輸出為TWOS補碼格式，由於數據位寬對不齊，所以將A/D轉換器與DDC數字下變頻器的數據按照最高位對齊，DDC數字下變頻器的多餘低位下拉。
參考圖4，一個FPGA單元可連接4個DDC數字下變頻器。DDC數字下變頻器與FPGA單元的互連包括DDC數字下變頻器的輸入控制互連、輸出信號互連、控制信號互連。
DDC數字下變頻器包括四個輸入使能引腳與FPGA單元進行輸入控制互連，每片DDC數字下變頻器共佔用FPGA單元的4個3.3V I/O管腳。
本實施例中，DDC數字下變頻器的輸出數據通道分數據使能、幀同步使能、輸出使能三類。DDC數字下變頻器的輸出信號還提供一路VGA/衰減控制輸出通道和兩個輸出時鐘引腳，DDC數字下變頻器連接到FPGA單元上的信號包括A、B、C、D四個輸出數據通道和兩個輸出時鐘引腳。
DDC數字下變頻器與FPGA單元的控制信號互連包括硬體控制和微處理器接口控制兩類。硬體控制有同步輸入、同步輸出、復位三種信號，共佔用FPGA單元的4個3.3V I/O管腳。微處理器接口控制共佔用FPGA單元的23個3.3V I/O管腳。
參考圖6，FPGA單元與DSP單元的數據通道通過DSP的EMIFA以直流耦合的方式互連。DSP單元控制與狀態信號有復位(RESET)信號、非可屏蔽中斷(NMI)信號、復位狀態輸出(RESETSTAT)信號、上電復位(POR)信號、GPIO[3：0]信號、TIMER1信號、TIMER2信號、IIC信號。DSP單元的AECLKIN信號引腳和AECLKOUT信號引腳連接至FPGA單元的時鐘引腳。DSP單元的兩路McBSP以多通道同步串口的形式與FPGA單元互連。
參考圖7，A/D轉換器與FPGA單元之間的互連需要穿過背板接插件，A/D轉換器與FPGA單元之間的控制與狀態線通過OVR和RDY兩個引腳連接。
參考圖8，VPX接口完成FPGA單元與上位機的通信，使局部總線快速轉換到VPX總線上。FPGA與VPX總線接口之間通過3.3V LVTTL(Low Voltage Transistor-Transistor Logic)連接，FPGA與VPX有8個單端LVTTL引腳直接互連，還有兩個單端LVTTL引腳與串口控制晶片MAX3232互連實現兩路串口連接到VPX。