延遲控制迴路的製作方法

2023-08-11 16:33:41

專利名稱：延遲控制迴路的製作方法
技術領域：
本發明涉及一種延遲控制迴路，其中具有可控延遲時間的延遲裝置被連接在用於所要延遲的輸入時鐘信號的輸入端子和用於分接延遲的輸出時鐘信號的輸出端子之間。延遲時間根據輸入時鐘信號和輸出時鐘信號之間的相位差來進行調節。
背景技術：
例如在受時鐘控制的集成電路中設有延遲控制迴路，以便在相對於輸入時鐘信號的相位差方面調節延遲控制迴路的輸出時鐘信號。延遲控制迴路特別是在同步運行的動態半導體存儲器中使用，在這裡主要在所謂的DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory，雙倍速率同步動態隨機存取存儲器)中使用並且也稱為延遲鎖定迴路(Delay Locked Loop，DLL)。藉助於延遲控制迴路，將在輸入側所輸入的時鐘信號藉助於控制迴路這樣延遲，使得輸出側的時鐘信號具有預先規定的相位。
延遲控制迴路或者DLL電路在DDR SDRAM中使用，以便與在輸入側所輸入的時鐘信號同步地、更確切地說在該時鐘信號的上升沿和下降沿上提供要寫入或者要讀出的數據信號。相位控制迴路考慮所輸入的時鐘的內部信號時延並且特別是考慮用於接收信號的接收器電路中的時間延遲和用於提供輸出信號的輸出驅動器中的時間延遲。在從存儲器讀出數據信號時，通過DLL電路給輸出驅動器提供經相應調節的相對於輸入時鐘信號延遲的時鐘信號，以便與外部數據總線上存在的時鐘信號同步地輸出所要驅動的輸出數據。
為使DDR SDRAM能夠在大的工作頻率範圍內運行，必需的是，DLL電路可以在特別是應靈活可變的大的工作頻率範圍內運行。低工作頻率要求控制迴路內所包含的延遲裝置有長的可控的延遲時間，為此一般需要用於延遲多於一個時鐘周期的比較長的延遲鏈。另一方面，相對於高工作頻率要求高解析度的延遲鏈，以便在高工作頻率情況下也能實現輸出時鐘信號相對於輸入時鐘信號的儘可能好的調節。
此外在高時鐘信號頻率的情況下、特別是在頻率大於500MHz的情況下產生的問題是，輸出時鐘信號的信號形式可以通過DLL電路的延遲裝置中的延遲鏈相對於輸入時鐘信號的信號形狀被改變。在圖1中示出延遲控制迴路的已知延遲鏈的一種實施形式和在該延遲鏈的不同位置上所要延遲的輸入時鐘信號的所屬信號圖。按照圖1A的延遲鏈10具有串聯的反相器級1-1至1-n，其中在反相器級1-1的輸入端子IN上施加具有矩形信號分布的輸入時鐘信號。在反相器級1-1至1-n之間的相應連接節點上通過相應的開關電晶體3-1至3-n分別連接一個電容2-1至2-n。在這種情況下，電晶體3-1至3-n可由控制電壓vn控制。在反相器級1-n的輸出端子OT上可提取輸出時鐘信號。這樣構造的延遲鏈10相對於具有高頻率的輸入時鐘信號表現出一種低通特性，使得連接節點K1和K2以及輸出端子OT上的時鐘信號具有圖1B中所示的信號分布。由於輸出端子OT上輸入時鐘信號的信號分布的這種變化，幾乎不可能在輸入時鐘信號的頻率高時在DLL電路的輸出端上產生適當的輸出時鐘信號。
文獻US 2002/0027967A1描述了一種延遲控制迴路(Delay Locked-Loop)，它包括用於檢測外部時鐘信號和內部時鐘信號之間的相位差的相位檢測器、控制單元和可變的延遲單元。根據由相位檢測器所檢測到的外部時鐘信號和內部時鐘信號之間的相位差，控制電路以這種方式控制可變的延遲單元，即使內部時鐘信號與外部時鐘信號同步。可變的延遲單元包括通過可控開關與第一輸出線路連接的第一組延遲元件以及通過另外的可控開關與第二輸出線路連接的第二延遲元件。這些延遲元件由外部時鐘信號控制。在高頻外部時鐘信號的情況下，激活第一組的延遲元件並與第一輸出導線連接。在低頻外部時鐘信號的情況下，第一組的延遲元件與第二組的延遲元件共同被激活，並且用於產生內部時鐘信號的第一輸出線路通過可控開關與第二輸出線路連接。因為在高頻運行情況下第二輸出線路與第一輸出線路通過可控開關而分離，所以降低第二輸出線路的負載。由此可以保證在利用高頻外部時鐘信號進行控制時延遲控制迴路的穩定運行。
文獻DE 100 65 376 C1描述了一種具有可調延遲的延遲電路。該延遲電路包括第一模塊和後置的第二模塊，它們分別具有延遲元件鏈。為每個模塊分配一個開關組，利用該開關組可以藉助於開關選擇延遲元件上的輸出側分接點，以便可以選擇所期望的延遲時間。為同時控制連接在第一模塊的輸出側延遲元件上的開關和連接在第二模塊的輸入側延遲元件上的開關，其控制輸入端相互連接。由此在輸入側可施加在延遲元件上的時鐘信號的時鐘率高的情況下也能避免幹擾脈衝。所描述的延遲電路因此特別適合於應用在DDR存儲器晶片的延遲控制迴路中。

發明內容
本發明所基於的任務在於，給出一種開頭所述類型的延遲控制迴路，該延遲控制迴路可以在寬的工作頻率範圍內運行並且即使在高的工作頻率情況下也能提供適當的輸出時鐘信號。
該任務依據本發明通過按照權利要求1的延遲控制迴路來解決。
依據本發明的延遲控制迴路包括具有可控延遲時間的延遲裝置，該延遲裝置串聯在用於接收所要延遲的輸入時鐘信號的輸入端子和用於分接延遲的輸出時鐘信號的輸出端子之間。
依據本發明的延遲裝置具有第一電路部分、連接在第一電路部分之後的第二電路部分和連接在第二電路部分之後的第三電路部分。此外設有控制裝置，用於根據所要延遲的和延遲的時鐘信號之間的相位差提供可輸送給延遲裝置的控制信號。第一電路部分接收輸入時鐘信號、降低輸入時鐘信號的頻率並將具有降低的頻率的時鐘信號輸出到第二電路部分。第二電路部分將具有降低的頻率的時鐘信號以可控的延遲時間延遲地轉送給第三電路部分。第三電路部分根據延遲的、具有降低的頻率的時鐘信號產生具有輸入時鐘信號的頻率的輸出時鐘信號。
也即依據本發明在延遲控制迴路的延遲裝置中降低所要延遲的輸入時鐘信號的頻率。低頻時鐘信號在第二電路部分中特別是被輸送給延遲鏈，該延遲鏈在其延遲時間方面是可控的。在第三電路部分中，由在延遲鏈中被延遲的具有降低的頻率的時鐘信號重建重新具有輸入時鐘信號的頻率的輸出時鐘信號。因為在第二電路部分的延遲鏈中處理具有降低的頻率的時鐘信號，所以可以避免開頭藉助圖1所述的關於輸入時鐘信號的信號變化的問題。本發明同時具有的其他優點是，傳統類型的延遲鏈可用於第二電路部分，然而延遲控制迴路卻可以在高的工作頻率情況下運行。在此情況下有利的是，延遲控制迴路中的所要調節的延遲時間的值相對於迄今的解決方案可以保持不變。此外還可以保留低的工作頻率範圍，使得總體上依據本發明的延遲控制迴路可以在寬的工作頻率範圍內運行。特別是利用本發明能夠處理最高1.4GHz的輸入時鐘信號的工作頻率。
依據本發明的一種優選的實施形式，輸入端子接收所要延遲的輸入時鐘信號和與其互補的輸入時鐘信號。第一電路部分根據該輸入時鐘信號產生具有降低的頻率的時鐘信號並根據互補的輸入時鐘信號產生具有降低的頻率的互補時鐘信號。第二電路部分具有兩個延遲鏈，其中一個延遲鏈將具有降低的頻率的時鐘信號而另一個延遲鏈將具有降低的頻率的互補時鐘信號分別以可控的延遲時間轉送給第三電路部分。第三電路部分根據延遲的具有降低的頻率的時鐘信號和延遲的具有降低的頻率的互補時鐘信號產生輸出時鐘信號。
在一個改進方案中，第三電路部分被這樣構造，使得根據延遲的、具有降低的頻率的時鐘信號的上升和下降沿產生輸出時鐘信號的上升沿。相應地，根據延遲的、具有降低的頻率的互補時鐘信號的上升和下降沿產生輸出時鐘信號的下降沿。在這種情況下，特別有利的是，這樣來獲得第二電路部分，使得延遲時間相對於具有降低的頻率的時鐘信號和具有降低的頻率的互補時鐘信號是近似相同的。為此優選地使用就時鐘信號的上升和下降沿而言具有對稱的連接特性的延遲鏈，以致使具有降低的頻率的時鐘信號和具有降低的頻率的互補時鐘信號的上升和下降沿近似相同地被延遲。
本發明的其它有利的構成和改進方案在從屬權利要求中予以說明。


下面藉助附圖中所示的圖對本發明進行更詳細的說明。其中圖1如開頭已經描述的那樣示出延遲控制迴路的已知延遲鏈的一種實施形式和在該延遲鏈的不同位置上所要延遲的時鐘信號的所屬信號圖；圖2示出依據本發明的延遲控制迴路的一種實施形式；圖3示出依據本發明的延遲控制迴路的延遲裝置的第一電路部分的一種實施形式和所屬的信號圖；圖4-7示出依據本發明的延遲控制迴路的延遲裝置的延遲鏈的實施形式；圖8示出依據本發明的延遲控制迴路的延遲裝置的第三電路部分的第一實施形式和所屬的信號圖；圖9示出依據本發明的延遲控制迴路的一種實施形式的信號的信號圖；圖10示出依據本發明的延遲控制迴路的延遲裝置的第三電路部分的第二實施形式；圖11示出依據本發明的延遲控制迴路的另一種實施形式的信號的信號圖。
具體實施例方式
圖2示出依據本發明的延遲控制迴路的一種實施形式。圖2中所示的延遲控制迴路1具有輸入端子5，在該輸入端子上輸入所要延遲的輸入時鐘信號clock。此外，在圖2的實施形式中，還在輸入端子5上輸入與輸入時鐘信號clock互補的輸入時鐘信號bclock。通過延遲裝置2在延遲控制迴路的輸出端子6上提供相對於輸入時鐘信號clock延遲的輸出時鐘信號clk。在輸出端子6上相應地提供相對於互補的輸入時鐘信號bclock延遲的互補的輸出時鐘信號bclk。輸出時鐘信號clk或互補的輸出時鐘信號bclk通過具有恆定延遲時間的延遲元件3被反饋到具有相位檢測器的控制裝置4上。在延遲元件3內對信號接收器電路的延遲時間Trcv和輸出驅動器電路的延遲時間Tocd予以考慮。在這裡，相位檢測器將該反饋的輸出信號與互補的輸入時鐘信號bclock進行比較並向延遲裝置2輸出代表相位差的控制信號vn、vp。在這種情況下，控制信號vn、vp根據所要延遲的輸入時鐘信號clock或bclock和延遲的輸出時鐘信號clk或bclk之間的相位差來進行調節。可以按照這種方式調節延遲裝置2中的延遲時間。根據相位差的大小和符號，相應地調節延遲裝置2中的延遲時間。該調節被設計用於，使相位差在相位檢測器上儘可能被調節為零。
按照圖2的延遲裝置2具有三個不同的電路部分2-A、2-B和2-C，它們在圖2中以模塊的方式示出並且下面在其結構方面還要被更詳細的說明。第一電路部分2-A在其側被分為兩個電路模塊A1、A2，相應地第二電路部分2-B被分為單獨的電路模塊B1、B2。在這種情況下，電路模塊B1連接在電路模塊A1的後面，而電路模塊B2連接在電路模塊A2的後面。第三電路部分2-C連接在第二電路部分2-B的後面並具有電路模塊C。第一電路部分2-A的電路模塊A1接收輸入時鐘信號clock，第一電路部分2-A的電路模塊A2接收與該輸入時鐘信號clock互補的輸入時鐘信號bclock。電路模塊A1在其輸出端上根據輸入時鐘信號clock產生具有降低的頻率的時鐘信號，電路模塊A2在其輸出端上根據互補的輸入時鐘信號bclock產生具有降低的頻率的互補時鐘信號。這些信號通過第二電路部分2-B的電路模塊B1或B2分別以可控的延遲時間被轉送到第三電路部分2-C，其電路模塊C根據延遲的具有降低的頻率的時鐘信號或互補時鐘信號產生具有輸入時鐘信號clock或bclock的頻率的輸出時鐘信號clk、bclk。
在圖3中示出了按照圖2的延遲控制迴路的第一電路部分或其電路模塊A1、A2的一種實施形式和所屬的信號圖。電路模塊A1和A2在此是以與藉助圖3A所示的方式相同的方式來構造的。它們分別具有以圖3A中所給出的方式由具有相應延遲δ的反相器級I、NAND門電路G-1、G-2和傳輸門TG組成的連接。用於耦合門G2和G1的反相器級I具有延遲3δ。電壓vint和gnd位於傳輸門TG上，其中電壓vint和gnd分別被稱為延遲控制迴路的內部正供電電位或基準電壓。
電路模塊A1(也請參照結合圖2)接收輸入時鐘信號clock並在輸出端上產生具有降低的頻率的時鐘信號clock/2。依據按照圖3A的實施形式，電路模塊A1此外還產生與時鐘信號clock/2互補的時鐘信號clock/2_b。電路模塊A2接收互補的輸入時鐘信號bclock並在一個輸出端上產生具有降低的頻率的互補時鐘信號bclock/2而在另一個輸出端上產生與互補時鐘信號bclock/2互補的、具有降低的頻率的互補時鐘信號bclock/2_b。在圖3B的信號圖中，示出時鐘信號clock、clock/2和clock/2_b的示例性信號分布。時鐘信號clock/2和clock/2_b在本實施例中分別具有時鐘信號clock的一半頻率。邊沿分別相對於信號clock的相應邊沿延遲了延遲時間δ。
因此在第一電路部分中降低輸入時鐘信號的頻率，在本情況下降低一半，其中輸入時鐘信號的上升沿的時間信息被轉換成具有降低的頻率的時鐘信號的上升和下降沿。
在圖4-7中，用於按照圖2的延遲控制迴路的延遲裝置中的延遲鏈的各個實施形式以其基本形式更詳細地被示出。在這種情況下，延遲鏈可以用於分別實現電路模塊B1、B2之一。
按照圖4的延遲鏈具有串聯的反相器級I，其中在反相器級I之間在各個連接節點上連接有電容Cp。各個電容Cp的第一端子通過可控電晶體T與相應的連接節點連接，其中電晶體T可由控制裝置4的控制信號vn控制。如果在電路模塊B1內設有按照圖4的延遲鏈，那麼左邊的反相器級I接收具有降低的頻率的時鐘信號clock/2。右邊的反相器級I相應地在其輸出端上輸出延遲的具有降低的頻率的時鐘信號out/2。因為按照依據圖3的實施形式的電路模塊A1和A2分別向電路部分2-B轉送兩個輸出信號，所以該電路部分具有四個延遲鏈，這四個延遲鏈分別接收時鐘信號之一併輸出分別延遲的時鐘信號。相應地，在第二電路部分2-B的輸出端上除了延遲的具有降低的頻率的時鐘信號out/2外還提供與其互補的、延遲的具有降低的頻率的時鐘信號out/2_b、延遲的具有降低的頻率的互補時鐘信號bout/2和與其互補的、延遲的具有降低的頻率的互補時鐘信號bout/2_b。
在圖5中示出了按照圖2的延遲控制迴路的第二電路部分2-B的、延遲鏈的另一實施形式。按照圖5的延遲鏈又具有串聯的反相器級I，其中在反相器級之間在各個連接節點上分別連接有電容Cp。各個電容Cp的第一端子與相應的連接節點連接，而該電容Cp的第二端子與電位端子連接，其中該電位端子上的電位vn可由控制裝置4控制。
在圖6中示出延遲鏈的另一實施形式，該延遲鏈具有兩個串聯的可控的反相器級Is。反相器級Is可通過控制電位vn和vp在其轉換速度方面被控制並被連接在供電電位vint和gnd之間。
在圖7中示出延遲鏈的另一實施形式，該延遲鏈具有反相器級I的分叉設置。在這種情況下，延遲時間可通過接通和斷開不同分支的反相器級來控制。例如為了第一延遲時間接通信號路徑P0的反相器級I，而為了第二延遲時間接通信號路徑P1的反相器級I。
按照圖4-6的延遲鏈的實施形式的共同之處在於，就所要延遲的時鐘信號的上升和下降沿而言它們是對稱地構造的，因此所要延遲的時鐘信號的上升和下降沿近似相同地被延遲。與此相反，按照依據圖7的實施形式的延遲鏈是不對稱地構造的。
在圖8中示出了按照圖2的延遲控制迴路的延遲裝置的第三電路部分的第一實施方式和所屬的信號圖。在這種情況下，僅將延遲的具有降低的頻率的時鐘信號out/2和延遲的具有降低的頻率的互補時鐘信號bout/2用於產生輸出時鐘信號clk。按照圖8A的電路模塊C-1具有以圖8A中所給出的方式由反相器級I、EXNOR門電路G-3、G-4和傳輸門TG組成的連接。
按照圖8B中的信號圖明顯的是，通過用於實現按照圖2的第三電路部分2-C的電路模塊C-1，根據延遲的具有降低的頻率的時鐘信號out/2的上升和下降沿產生輸出時鐘信號clk的上升沿。相應地，輸出時鐘信號clk的下降沿根據延遲的具有降低的頻率的互補時鐘信號bout/2的上升和下降沿來產生。輸出時鐘信號clk具有輸入時鐘信號clock的頻率，也即在本實例中具有時鐘信號out/2或bout/2的雙倍頻率。
在圖9中示出了根據延遲控制迴路的一種實施形式的信號的信號圖，該延遲控制迴路的延遲裝置在第二電路部分中僅具有兩個延遲鏈。電路模塊A1產生具有降低的頻率的時鐘信號clock/2，電路模塊A2產生具有降低的頻率的互補時鐘信號bclock/2(也請參照圖3)。在第一延遲鏈上可以分接出相對於clock/2延遲的具有降低的頻率的時鐘信號out/2，在第二延遲鏈上可以分接出相對於bclock/2延遲的具有降低的頻率的互補時鐘信號bout/2。在這種情況下，延遲鏈具有延遲時間δdll。時鐘信號clock/2或bclock/2以延遲時間δA產生。輸出時鐘信號clk的上升沿根據延遲的、具有降低的頻率的時鐘信號out/2的上升和下降沿來產生，而輸出時鐘信號clk的下降沿(或互補的輸出時鐘信號bclk的上升沿)根據延遲的、具有降低的頻率的互補時鐘信號bout/2的上升和下降沿來產生。這分別以延遲時間δM來實現。
依據這種實施形式，電路部分2-C可以比較簡單地來實現(參照圖8)，但前提是，時鐘信號的上升和下降沿在延遲鏈內近似相同地被延遲。總之獲得時鐘信號clk、bclk，其在時間點(1′)-(4′)的上升沿相對於時鐘信號clock、bclock在時間點(1)-(4)的上升沿以相同的延遲時間被延遲。輸入時鐘信號的上升沿和具有降低的頻率的時鐘信號的上升或者下降沿之間的延遲δA被設置為相同的固定值並且不隨工作頻率而變化。
在圖10中示出了按照圖2的延遲控制迴路的延遲裝置的第三電路部分的第二實施形式。在這種情況下，第一電路部分2-A(參照按照圖3的電路模塊A1、A2)所輸出的所有時鐘信號均用於重建輸出時鐘信號clk。第二電路部分2-B在該實施例中具有四個延遲鏈，它們分別輸出延遲的時鐘信號out/2、out/2b、bout/2和bout/2_b。第三電路部分的電路模塊C-2具有圖10中所給出的由反相器級I、NAND門G-5至G-8和傳輸門TG組成的連接。
在圖11中示出了按照圖2的延遲控制迴路的相應實施形式的、信號的所屬信號圖。第一電路部分2-A的電路模塊A1根據輸入時鐘信號clock產生具有降低的頻率的時鐘信號clock/2和與該時鐘信號clock/2互補的具有降低的頻率的時鐘信號clock/2_b。第一電路部分2-A的電路模塊A2根據互補的輸入時鐘信號bclock產生分別具有降低的頻率的互補時鐘信號bclock/2和與其互補的互補時鐘信號bclock/2_b。第二電路部分2-B(每個電路模塊B1、B2具有兩個延遲鏈)的延遲鏈之一分別將這些信號中的一個轉送給第三電路部分2-C。該第三電路部分特別是以按照圖10的電路模塊C-2的形式來實施，並根據延遲的時鐘信號out/2的上升沿和延遲的互補的時鐘信號out/2_b的上升沿產生輸出時鐘信號clk的上升沿。相應地，輸出時鐘信號clk的下降沿(或互補的輸出時鐘信號bclk的上升沿)根據延遲的互補時鐘信號bout/2的上升沿和延遲的互補的互補時鐘信號bout/2_b的上升沿來產生。這種實施形式具有的優點是，為了重建輸出時鐘信號，僅僅由相應的延遲鏈輸出的時鐘信號的上升沿是決定性的。可以相應地使用就上升和下降沿而言不對稱的延遲鏈。
附圖標記1延遲控制迴路2延遲裝置3延遲元件4具有相位檢測器的控制裝置5輸入端子6輸出端子2-A 第一電路部分2-B 第二電路部分2-C 第三電路部分10 延遲鏈1-1至1-n 反相器級2-1至2-n 電容3-1至3-n 電晶體K1、K2 連接節點IN 輸入端子OT 輸出端子Trcv 延遲時間Tocd 延遲時間clock輸入時鐘信號bclock 互補的輸入時鐘信號clk 輸出時鐘信號bclk 補的輸出時鐘信號A1、A2 電路模塊B1、B2 電路模塊C電路模塊vn、vp 控制信號I反相器級TG 傳輸門
G-1至G-8門vint供電電壓gnd 基準電壓clock/2 具有降低的頻率的時鐘信號clock/2_b 互補的具有降低的頻率的時鐘信號bclock/2具有降低的頻率的互補時鐘信號bclock/2_b 補的具有降低的頻率的互補時鐘信號out/2 延遲的具有降低的頻率的時鐘信號out/2_b 互補的、延遲的具有降低的頻率的時鐘信號bout/2 延遲的具有降低的頻率的互補時鐘信號bout/2_b互補的、延遲的具有降低的頻率的互補時鐘信號Cp 電容Is 可控反相器級P0、P1 信號路徑δ 延遲時間δA 延遲時間δdll 延遲時間δM 延遲時間(1)至(4)時間點(1′)至(4′)時間點
權利要求
1.一種延遲控制迴路，包括-用於所要延遲的輸入時鐘信號(clock)的輸入端子(5)和用於分接延遲的輸出時鐘信號(clk)的輸出端子(6)，-具有可控的延遲時間的延遲裝置(2)，該延遲裝置具有第一電路部分(2-A)、連接在所述第一電路部分之後的第二電路部分(2-B)和連接在所述第二電路部分之後的第三電路部分(2-C)，其中該延遲裝置被串聯在所述輸入端子(5)和所述輸出端子(6)之間，-控制裝置(4)，用於根據所要延遲的和延遲的時鐘信號(clock、clk)之間的相位差提供可輸送給所述延遲裝置(2)的控制信號(vn、vp)，-其中所述第一電路部分(2-A)接收所述輸入時鐘信號(clock)、降低所述輸入時鐘信號的頻率並輸出具有降低的頻率的時鐘信號(clock/2)，-其中所述第二電路部分(2-B)將所述具有降低的頻率的時鐘信號(clock/2)以可控的延遲時間延遲地轉送到所述第三電路部分(2-C)，-其中所述第三電路部分(2-C)根據延遲的、具有降低的頻率的時鐘信號(out/2)產生具有所述輸入時鐘信號(clock)的頻率的輸出時鐘信號(clk)。
2.按權利要求1所述的延遲控制迴路，其特徵在於，-所述輸入端子(5)接收所要延遲的輸入時鐘信號(clock)和與該輸入時鐘信號(clock)互補的輸入時鐘信號(bclock)，-所述第一電路部分(2-A、A1、A2)根據所述輸入時鐘信號(clock)產生所述具有降低的頻率的時鐘信號(clock/2)並根據互補的輸入時鐘信號(bclock)產生具有降低的頻率的互補時鐘信號(bclock/2)，-所述第二電路部分(2-B)具有兩個延遲鏈(B1、B2)，其中所述延遲鏈之一(B1)將所述具有降低的頻率的時鐘信號(clock/2)而所述延遲鏈中的另一個(B2)將所述具有降低的頻率的互補時鐘信號(bclock/2)分別以可控的延遲時間延遲地轉送到第三電路部分，-所述第三電路部分(2-C、C-1)根據延遲的、具有降低的頻率的時鐘信號(out/2)和延遲的、具有降低的頻率的互補時鐘信號(bout/2)產生所述輸出時鐘信號(clk)。
3.按權利要求2所述的延遲控制迴路，其特徵在於，所述第三電路部分(C-1)根據所述延遲的、具有降低的頻率的時鐘信號(out/2)的上升和下降沿產生所述輸出時鐘信號(clk)的上升沿並根據所述延遲的、具有降低的頻率的互補時鐘信號(bout/2)的上升和下降沿產生所述輸出時鐘信號(clk)的下降沿。
4.按權利要求2或3所述的延遲控制迴路，其特徵在於，這樣來獲得所述第二電路部分(2-B)，使得相對於所述具有降低的頻率的時鐘信號(clock/2)和所述具有降低的頻率的互補時鐘信號(bclock/2)的延遲時間近似相同。
5.按權利要求4所述的延遲控制迴路，其特徵在於，這樣來獲得所述第二電路部分(2-B)，使得所述具有降低的頻率的時鐘信號(clock/2)和所述具有降低的頻率的互補時鐘信號(bclock/2)的上升和下降沿近似相同地被延遲。
6.按權利要求1-5之一所述的延遲控制迴路，其特徵在於，-所述輸入端子(5)接收所要延遲的輸入時鐘信號(clock)和與該輸入時鐘信號(clock)互補的輸入時鐘信號(bclock)，-所述第一電路部分(2-A、A1、A2)根據所述輸入時鐘信號(clock)產生具有降低的頻率的時鐘信號(clock/2)和與該時鐘信號(clock/2)互補的具有降低的頻率的時鐘信號(clock/2b)，並根據所述互補的輸入時鐘信號(bclock)產生具有降低的頻率的互補時鐘信號(bclock/2)和與該互補時鐘信號(bclock/2)互補的、具有降低的頻率的互補時鐘信號(bclock/2_b)，-所述第二電路部分(2-B)具有四個延遲鏈(B1、B2)，其中所述延遲鏈之一分別將具有降低的頻率的時鐘信號(clock/2)、互補的具有降低的頻率的時鐘信號(clock/2_b)、具有降低的頻率的互補時鐘信號(bclock/2)和互補的具有降低的頻率的互補時鐘信號(bclock/2_b)分別以可控的延遲時間延遲地轉送到所述第三電路部分，-所述第三電路部分(2-C、C-2)根據延遲的具有降低的頻率的時鐘信號(out/2)、互補的、延遲的具有降低的頻率的時鐘信號(out/2_b)、延遲的具有降低的頻率的互補時鐘信號(bout/2)和互補的、延遲的具有降低的頻率的互補時鐘信號(bout/2_b)產生所述輸出時鐘信號。
7.按權利要求6所述的延遲控制迴路，其特徵在於，-所述第三電路部分(C-2)根據延遲的具有降低的頻率的時鐘信號(out/2)的上升沿和互補的、延遲的具有降低的頻率的時鐘信號(out/2_b)的上升沿產生所述輸出時鐘信號(clk)的上升沿，-所述第三電路部分(C-2)根據延遲的具有降低的頻率的互補時鐘信號(bout/2)的上升沿和互補的、延遲的具有降低的頻率的互補時鐘信號(bout/2_b)的上升沿產生所述輸出時鐘信號(clk)的下降沿。
8.按權利要求1-7之一所述的延遲控制迴路，其特徵在於，所述第二電路部分(2-B)包括具有串聯的反相器級(I)的延遲鏈(B1、B2)，其中在所述反相器級之間在各個連接節點上分別連接有一個電容(Cp)。
9.按權利要求8所述的延遲控制迴路，其特徵在於，各個電容(Cp)的第一端子通過可控電晶體(T)與相應的連接節點連接，其中所述電晶體可由所述控制裝置(4)的控制信號(vn)來控制。
10.按權利要求8所述的延遲控制迴路，其特徵在於，各個電容(Cp)的第一端子與相應的連接節點連接，而各個電容(Cp)的第二端子與電位端子連接，其中該電位端子上的電位(vn)可由所述控制裝置(4)的控制信號(vn)來控制。
全文摘要
一種延遲控制迴路包括具有可控的延遲時間的延遲裝置(2)，該延遲裝置具有三個電路部分(2－A、2－B、2－C)。該延遲裝置被串聯在用於接收所要延遲的輸入時鐘信號(clock)的輸入端子(5)和用於輸出延遲的輸出時鐘信號(clk)的輸出端子(6)之間。延遲時間根據輸入時鐘信號和輸出時鐘信號之間的相位差來進行調節。第一電路部分(2－A)接收輸入時鐘信號(clock)、降低該輸入時鐘信號的頻率並輸出具有降低的頻率的時鐘信號(clock/2)。第二電路部分(2－B)將具有降低的頻率的時鐘信號(clock/2)以可控的延遲時間延遲地轉送到第三電路部分(2－C)。第三電路部分(2－C)根據延遲的具有降低的頻率的時鐘信號(out/2)產生具有輸入時鐘信號(clock)的頻率的輸出時鐘信號(clk)。因為在第二電路部分中處理低頻時鐘信號，所以可以避免關於在延遲鏈中高頻輸入時鐘信號的信號變化的問題。
文檔編號H03K5/13GK1860686SQ200480028198
公開日2006年11月8日 申請日期2004年9月29日 優先權日2003年9月29日
發明者A·明佐尼 申請人:英飛凌科技股份公司