一種sram位線漏電流補償電路的製作方法

2023-08-10 09:23:56

專利名稱：一種sram位線漏電流補償電路的製作方法
技術領域：
本實用新型涉及一種SRAM位線漏電流補償電路，屬於集成電路設計技術領域。
背景技術：
在如今的SRAM (靜態隨機存儲器)應用中，越來越多的問題會隨著技術的不斷進步而不斷凸顯出來。其中一個重要的問題就是SRAM中的漏電流會隨著器件閾值電壓的不斷減小而呈指數級不斷增大。雖然漏電流在SRAM電路中的存在不可避免，但是過大的漏電流對SRAM的影響卻是不能被忽略的，當SRAM電路中存在較大的位線漏電流時，會造成兩根位線間的電壓差的減小從而會導致後續電路無法正確識別信號，特別是過大的位線漏電流會對SRAM的正常讀操作產生不可忽視的影響，因為它的存在會嚴重幹擾後續電路SA對信號的正確識別。因此，當SRAM的位線上存在較大位線漏電流時，就必須採取措施以消除位 線漏電流對SRAM電路的不利影響，從而增強電路的穩定性。對於位線上存在較大漏電流的問題,K. Agawa, H. Hara, T. Takayanagi, and T.Kuroda 在 2001 的一篇名為《A Bitline Leakage Compensation Scheme for Low-VoltageSRAMs))的JSSC的文章中闡明了其所提出的位線漏電流補償電路，雖然該種結構的補償電路在理論上可以實現位線漏電流的補償目的，消除電路中存在較大漏電流時對SRAM電路造成的不利影響，但是由於其採用的是預先檢測漏電流然後全部補償的漏電流補償方式，故而在實際的電路實現中可能會存在SRAM性能出現下降的問題。
發明內容本實用新型的目的是通過增加輔助電路對存在較大位線漏電流的SRAM電路進行補償，從而消除電路中較大位線漏電流對電路所產生的不利影響。為實現上述目的，本實用新型所採用的技術方案如下一種SRAM位線漏電流補償電路，其特徵是，該電路作為SRAM電路的輔助電路，設有兩個完全相同的補償電路共同實現對SRAM電路(主電路)的輔助補償。每個補償電路包括五個PMOS管Pf P5和六個NMOS管Nf N6 ；PM0S管Pf P5的源端均分別與各自的體端連接並連接電源電壓VDD，NMOS管Ν1 N6的體端均連接電源地VSS，NMOS管NI的源端、NMOS管N2的源端、NMOS管N6的源端均分別與各自的體端連接，PMOS管Pl的漏端連接NMOS管NI的漏端，PMOS管Pl的柵端與PMOS管P2的柵端及漏端、PMOS管P3的漏端以及NMOS管N3的漏端連接在一起，PMOS管P3的柵端與PMOS管P4的柵端及漏端、PMOS管P5的柵端以及NMOS管N4的漏端連接在一起，PMOS管P5的漏端與NMOS管NI的柵端、NMOS管N2的柵端及漏端以及NMOS管N5的漏端連接在一起，NMOS管N5的源端與NMOS管N6的漏端、NMOS管N3的源端以及NMOS管N4的源端連接在一起，NMOS管N6的柵端與外接控制信號連接；一個補償電路中的NMOS管N4的柵端及NMOS管NI的漏端分別與另一個補償電路中的NMOS管NI的漏端及NMOS管N4的柵端連接後，分別與SRAM電路的兩根位線連接。本實用新型的優點及顯著效果本實用新型電路作為SRAM電路的輔助電路，採用的位線漏電流補償電路完全放棄了現有技術的那種補償機制，通過在正常工作狀態下檢測SRAM電路中兩根位線上的電位變化率的變化情況，能夠自動讓SRAM電路中放電較慢的一端位線信號放電更慢，讓SRAM電路中放電較快的一端位線信號放電更快，從而消除SRAM位線上較大漏電流對主電路的不利影響，為後續電路信號的正確識別提供幫助。

圖I是本實用新型的補償電路原理圖(兩個相同電路中的一個)；圖2是用於模擬SRAM中存在較大位線漏電流的電路模型；圖3是用於分析本實用新型的簡化電路模型；圖4是將本實用新型電路放入圖2的電路模型後的總電路原理圖； 圖5是未加位線漏電流補償電路的信號仿真波形圖；圖6是放入位線漏電流補償電路的信號仿真波形圖。
具體實施方式
本實用新型SRAM位線漏電流補償電路作為SRAM電路的輔助電路，設有兩個完全相同的補償電路共同實現對SRAM電路(主電路)的輔助補償。每個補償電路(圖I)包括五個PMOS管Pf P5和六個NMOS管Nf N6 ；PM0S管Pf P5的源端均分別與各自的體端連接並連接電源電壓VDD，NM0S管N1 N6的體端均連接電源地VSS，NM0S管NI的源端、NMOS管N2的源端、NMOS管N6的源端均分別與各自的體端連接，PMOS管Pl的漏端連接NMOS管NI的漏端，PMOS管Pl的柵端與PMOS管P2的柵端及漏端、PMOS管P3的漏端以及NMOS管N3的漏端連接在一起，PMOS管P3的柵端與PMOS管P4的柵端及漏端、PMOS管P5的柵端以及NMOS管N4的漏端連接在一起，PMOS管P5的漏端與NMOS管NI的柵端、NMOS管N2的柵端及漏端以及NMOS管N5的漏端連接在一起，NMOS管N5的源端與NMOS管N6的漏端、NMOS管N3的源端以及NMOS管N4的源端連接在一起，NMOS管N6的柵端與外接控制信號CON連接，NMOS管N4的柵端A及NMOS管NI的漏端B為電路的輸入/輸出端。參看圖2，本實用新型的電路模型中，有兩根信號線X和Y，分別代表SRAM的兩根位線，電容Cl和C2分別用於模擬X和Y上的負載電容，且均設定為500pF。電路模型中用一個W=600nm，L=60nm的NMOS管NI來模擬SRAM電路的工作電流,用一個W=120nm，L=60nm的NMOS管N2來模擬SRAM電路中的位線漏電流，可以看出，在電路開始工作時，其工作電流是位線漏電流的5倍。另外CON是電路的控制信號，用於控制電路所處的狀態，當C0N#0」時，PMOS管Pf P3均導通使得兩根信號線的電位均處於電源電壓VDD，此時NMOS管NI和N2也處於截止狀態，於是電路處於預充狀態，也就是初始化狀態；而當CON= 「I」時，電路進入工作狀態，此時NMOS管NI和N2導通，PMOS管Pf P3截止，工作電流和位線漏電流分別對信號線X和Y進行放電。圖中的SA為靈敏放大器，用於檢測並放大兩根信號線之間的電位差。該電路的電源電壓VDD設定為1.2V。如圖4，將兩個圖I電路共同接入SRAM主電路後，構成SRAM主電路的輔助電路，完成對SRAM主電路的補償。一個電路的NMOS管N4的柵端A (Y端)與另一個電路的NMOS管NI的漏端B (Y端)共同連接SRAM主電路的一根位線Y (BLB), 一個電路的NMOS管NI的漏端B (X端)則與另一個電路的NMOS管N4的柵端A (X端)共同連接SRAM主電路的另一根位線X (BL)。本實用新型的工作原理如下如圖I所示，所提出的SRAM位線漏電流補償電路採用了二極體連接的電晶體P2和N2管並且還採用了電流鏡技術，即PMOS管Pl與PMOS管P2，NMOS管NI與NMOS管N2分別構成電流鏡。於是，為了方便分析，該位線漏電流補償電路可以進一步地簡化為如圖3所示的電路模型。圖中的參數α和β表示電流鏡的電流放大比例且分別等於圖I中的PMOS管Pl與Ρ2的寬長之比和NMOS管NI與Ν2的寬長之比。因此，如果PMOS管Pl與Ρ2、NMOS管NI與Ν2分別匹配，即它們的寬長比相同，那麼參數α和β的值就為I。而圖中的函數ε (x)表示當X > O時，函數值為1，當X I1, i4 > i3成立。這將導致二極體Dl開啟而D2截止，如圖3所示。這樣，B端就會被從電流鏡鏡像來的電流充電，大小為α · (i2_ii)，而鏡像充電電流α ·(「_、)的存在又會使得B端的電位下降得更加緩慢並反過來使得電流「和i4變得更大。於是，所提出的位線漏電流補償電路可以自動為主電路提供正反饋迴路使得主電路中放電較慢的一端信號放電更慢。相反地，如果在初始狀態下，當電路開始工作時，A端信號的SR小於B端信號的SR，那麼B端電位將會比A端電位從初始狀態VDD下降更多，於是會有I1 > i2, i3 > i4成立。這將導致二極體D2開啟而Dl截止，如圖3所示。這樣，B端就會被從電流鏡鏡像來的電流放電，大小為β *(i3_i4)。而鏡像放電電流β · (i3_i4)的存在又會使得B端的電位下降得更快並反過來使得電流「和i4變得更小。於是，該補償電路同樣可以自動為主電路提供正反饋迴路使得主電路中放電較快的一端信號放電更快。這樣，當對SRAM主電路採用該補償電路後，此位線漏電流補償電路會根據主電路中兩根信號線上的電位變化率的變化情況，自動讓主電路中放電較慢的一端信號放電更慢，讓主電路中放電較快的一端信號放電更快，從而消除位線上較大漏電流對SRAM電路的不利影響，為後續電路信號的正確識別提供幫助。圖5所示為未加位線漏電流補償電路的SRAM主電路的信號波形圖，圖6所示為加入位線漏電流補償電路後的SRAM主電路信號波形圖。從圖5中可以看出SRAM中較大位線漏電流對電路的影響，位線上較大的漏電流會導致位線的電位差在固定時間內建立的不足從而幹擾後續電路的信號正確識別，從而對SRAM電路的穩定性構成威脅。而圖6所示則表明採用該位線漏電流補償電路後在固定時間內可以建立足夠的位線電位差以保證後續電路的正確識別。正因為如此，才需要在SRAM位線上存在較大位線漏電流時需要對漏電流進 行補償從而消除位線漏電流對SRAM的不利影響。
權利要求1. 一種SRAM位線漏電流補償電路，其特徵是，該電路作為SRAM電路的輔助電路，設有兩個完全相同的補償電路，每個補償電路包括五個PMOS管Pf P5和六個NMOS管Nf N6 ；PMOS管Pf P5的源端均分別與各自的體端連接並連接電源電壓VDD，NM0S管Nf N6的體端均連接電源地VSS，NMOS管NI的源端、NMOS管N2的源端、NMOS管N6的源端均分別與各自的體端連接，PMOS管Pl的漏端連接NMOS管NI的漏端，PMOS管Pl的柵端與PMOS管P2的柵端及漏端、PMOS管P3的漏端以及NMOS管N3的漏端連接在一起，PMOS管P3的柵端與PMOS管P4的柵端及漏端、PMOS管P5的柵端以及NMOS管N4的漏端連接在一起，PMOS管P5的漏端與NMOS管NI的柵端、NMOS管N2的柵端及漏端以及NMOS管N5的漏端連接在一起，NMOS管N5的源端與NMOS管N6的漏端、NMOS管N3的源端以及NMOS管N4的源端連接在一起，NMOS管N6的柵端與外接控制信號連接；一個補償電路中的NMOS管N4的柵端及NMOS管NI的漏端分別與另一個補償電路中的NMOS管NI的漏端及NMOS管N4的柵端連接後，分別與SRAM電路的兩根位線連接。
專利摘要一種SRAM位線漏電流補償電路，作為SRAM電路的輔助電路，設有兩個完全相同的補償電路共同實現對SRAM主電路的輔助補償。每個補償電路設有兩個輸入∕輸出端，一個控制信號CON，用於控制位線漏電流補償電路的工作模式，每個電流補償電路包括5個PMOS管和6個NMOS管，補償電路在正常工作狀態下通過檢測主電路中兩根位線上的電位變化率的變化情況，自動讓主電路中放電較慢的一端位線信號放電更慢，讓主電路中放電較快的一端位線信號放電更快，從而消除SRAM位線上較大漏電流對主電路的影響，為後續電路信號的正確識別提供幫助。
文檔編號G11C11/413GK202549311SQ20122007493
公開日2012年11月21日 申請日期2012年3月2日 優先權日2012年3月2日
發明者吳秀龍, 孟堅, 徐超, 李正平, 李瑞興, 柏娜, 譚守標, 陳軍寧, 高珊 申請人:安徽大學