用於dram在gpu之上的可替換3d堆疊方案的製作方法
2023-07-31 14:30:36
用於dram在gpu之上的可替換3d堆疊方案的製作方法
【專利摘要】本發明的實施例提供集成電路系統，其包括第一支撐襯底和第二支撐襯底、安置在第一支撐襯底和第二支撐襯底之間的邏輯晶片以及彼此相鄰地安置在邏輯晶片的表面的多個存儲器疊層。邏輯晶片與第一支撐襯底和第二支撐襯底之間分開距離，使得向外擴展超出邏輯晶片的第一側邊的、多個存儲器疊層中的第一存儲器疊層的至少一部分由第一支撐襯底支撐，以及向外擴展超出邏輯晶片的與第一側邊相反的第二側邊的、多個存儲器疊層中的第二存儲器疊層的至少一部分由第二支撐襯底支撐。
【專利說明】用於DRAM在GPU之上的可替換3D堆疊方案
【技術領域】
[0001]本發明的實施例大致涉及集成電路晶片封裝，並且，更具體地，涉及三維晶片封裝。
【背景技術】
[0002]計算機和其他電子產品使用存儲器設備來存儲數據和其他信息。為了提高在有限空間中所提供的存儲器的數量，一些存儲器設備具有以疊層垂直排列的多個半導體裸片(dice)。對存儲器晶片進行堆疊常規地用來在降低I/O信令功率的同時增大存儲器設備的容量。堆疊方法之一是系統級封裝(SiP)，其中將若干集成電路裝入單個封裝體或模塊中。在SiP中，將若干集成電路垂直堆疊並使用鍵合到封裝體的常規片外細線連接。可替換地，利用倒裝晶片技術，使用焊錫凸塊(bump)來將所堆疊的晶片結合在一起。該堆疊方法可以實現較高的密度以及減少的襯底佔用(footprint)。
[0003]最近，已經開發了三維集成電路(3D IC)用於改進電路部件的集成。3D IC包括既垂直地也水平地集成到單個電路中的兩層或兩層以上的有源電子部件。不同於SiP，3D IC電路可以將諸如存儲器設備等堆疊半導體設備連接到邏輯晶片或其他支撐襯底，該連接使用貫穿存儲器設備的垂直穿透矽通孔(TSV)。TSV技術可以用於堆疊一系列存儲器設備，並且提供存儲器設備之間的信號和/或熱量路徑，可縮短互連長度，降低存儲器設備功耗。
[0004]TSV技術的困難之一是由在邏輯晶片上堆疊的存儲器設備所供給的存儲器容量相當有限。在邏輯晶片是具有接近500mm2大小的圖形處理單元(GPU)晶片102並且存儲器設備是具有接近100-200mm2面積的平面動態隨機存取存儲器(DRAM)晶片104的情況下(如圖1A和IB所示)，典型GPU晶片102的大小僅可容納最多4個4DRAM晶片104的疊層(每個DRAM晶片104具有256M比特的存儲容量)以產生接近4G字節的總存儲器容量。因此，由於GPU晶片大小有限，最大幀緩衝存儲器容量被限制於4G字節。
[0005]儘管TSV技術已經用來增大存儲器設備的數據存儲容量，但是最大存儲器容量仍然被限制於支撐存儲器設備的底層邏輯晶片的給定大小。雖然較大的邏輯晶片可以增大空間以容納更多的堆疊存儲器設備，但是整體成本隨之增大。
[0006]根據前述所示，本領域存在對具有較大密度的集成電路的經濟有效的封裝系統的需求。
【發明內容】
[0007]本發明的一個實施例提供集成電路系統，其大體包括第一和第二支撐襯底、直接夾在第一和第二支撐襯底之間的邏輯晶片以及並排安置在邏輯晶片的表面的多個存儲器疊層。邏輯晶片可以與第一和第二支撐襯底分開一定距離，使得存儲器疊層的至少一部分擴展而超出邏輯晶片的側邊，並由第一和第二支撐襯底支撐。
[0008]所公開的系統的一個優勢是，憑藉部分地在支撐襯底(與邏輯晶片分開)上得到支撐的附加列堆疊存儲器設備及其相關聯的貫穿存儲器設備主體的TSV，可以使存儲器容量和互連寬度這二者增大約50%。所公開的堆疊排列達到了非常大裸片(die)的機械效果，從而可以以對邏輯晶片來說更易負擔的裸片大小支撐堆疊DRAM設備。此外，支撐襯底未被堆疊存儲器設備覆蓋的區域可以提供熱量路徑以將由邏輯晶片所生成的熱量傳送到與存儲器設備的頂部相接觸的上層散熱器。因此，IC系統的傳熱性被增強。
【專利附圖】
【附圖說明】
[0009]因此，可以詳細地理解本發明的上述特徵，並且可以參考實施例得到對如上面所簡要概括的本發明更具體的描述，其中一些實施例在附圖中示出。然而，應當注意的是，附圖僅示出了本發明的典型實施例，因此不應被認為是對其範圍的限制，本發明可以具有其他等效的實施例。此外，附圖中的圖示並未按比例繪製並且其用於說明的目的。
[0010]圖1A是示出了在常規堆疊方法中所排列的存儲器疊層的集成電路(IC)系統的示意性俯視圖。
[0011]圖1B是圖1A的IC系統的示意性剖視圖。
[0012]圖2A是根據本發明一個實施例的、示例性IC系統的示意性平面視圖。
[0013]圖2B是圖2A的IC系統的示意性剖視圖。
[0014]圖2C是圖2B的放大的局部剖視圖，示出了 DRAM設備和邏輯晶片之間的電氣連接。
[0015]圖3A是根據本發明另一個實施例的、示例性IC系統的示意性平面圖。
[0016]圖3B是圖3A的IC系統的示意性剖視圖。
[0017]圖4示出了根據本發明一個實施例的、用來形成集成電路(IC)系統的示例性工藝順序。
[0018]為幫助理解，在可能的情況下使用了相同的附圖標記來指定各圖所共有的相同的元件。可想而知，一個實施例中所公開的元件可以有利地用在其他實施例上而不需要具體敘述。
【具體實施方式】
[0019]本發明的實施例提供具有在邏輯晶片的頂表面上在一個疊層(或多個疊層)中排列的一個或多個存儲器設備的集成電路系統。存儲器設備中的每一個由貫穿存儲器設備主體的導電垂直通孔連接到邏輯晶片。在各實施例中，邏輯晶片配置為容納至少兩列或兩列以上的堆疊存儲器設備，邊緣列堆疊存儲器設備的至少一部分向外擴展而超出邏輯晶片的側邊。在一個實施例中，邊緣列向外擴展的部分由與邏輯晶片分開的支撐襯底所支撐。支撐襯底可以具有與邏輯晶片相同的厚度，並且可以是比較長、窄的矽片或能夠為堆疊存儲器設備提供機械強度/支撐的任何其他合適的材料。支撐襯底可以包含或可以不包含有源區以為系統提供邏輯的或電氣的功能。可替換地，支撐襯底可以是邏輯晶片的非有源區(inactive region)所在的部分(即邏輯晶片的原本會被浪費的區域)。
[0020]本發明所提議的堆疊排列有利地提供在邏輯晶片之上的大約50%或更多的可堆疊存儲器設備。因此，在邏輯晶片的給定空間中獲得較大密度的堆疊存儲器設備。發明的堆疊排列達到了非常大裸片的機械效果，從而可以以對邏輯晶片來說更易負擔的裸片大小，支撐堆疊DRAM設備。以下更詳細論述本發明的細節。[0021]圖2A示出了根據本發明一個實施例的示例性集成電路(IC)系統200的示意性平面視圖。系統200可以包括安置在邏輯晶片204的頂表面上的半導體設備202。半導體設備202可以包括以平面方式(並排)安置的一個或多個裸片疊層，其中每個裸片疊層包括η個裸片，其中η > 2。半導體設備202可以是存儲器設備，諸如動態隨機存取存儲器(DRAM)、靜態隨機存取存儲器(SRAM)或包括可編程只讀存儲器(PROM)和快閃記憶體等各種類型的非易失性存儲器。邏輯晶片可以是圖形處理單元(GPU)、中央處理單元(CPU)、應用處理器或提供某種處理能力的任何IC晶片。在圖2A所示的一個實施例中，半導體設備202 —般包括在邏輯晶片204的頂表面206上以3X2陣列排列進行配置的六個DRAM疊層202a_202f，每個疊層具有垂直堆疊在彼此之上的四個DRAM設備2051; 2052、2053、2054(圖2B)，邏輯晶片204在一個示例中是GPU晶片。注意儘管描述了四個DRAM設備，但是DRAM疊層可以配置為具有更少或更多晶片，這取決於系統所需的存儲器的數量。
[0022]每個DRAM設備205^2054可以具有256M比特的存儲容量，但是具有更多或更少存儲容量的DRAM設備也是可以實現的。類似地，根據本發明，邏輯晶片204或DRAM設備的大小可以調整(以下將進行論述)以提供更大或更小密度的DRAM疊層。
[0023]疊層中的DRAM設備205廠2054中的每一個使用穿透DRAM設備205^2054的垂直導電通孔208來電連接。如圖2A所示，垂直導電通孔208可以排列在每個堆疊DRAM設備的中心處的兩個垂直行中，垂直導電通孔208的間距(pitch) 「P1」在大約20μπι至大約150 μ m的範圍內，但是在實際的設計中，間距「P1」可以更大或更小，這取決於應用。圖2C是圖2B的放大的局部剖視圖，示出了貫穿DRAM設備205^2054的主體的垂直導電通孔208，諸如從DRAM設備205i的一個表面到DRAM設備2052的另一個表面。當使用矽技術時，這些垂直導電通孔208可以稱為穿透矽通孔(TSV)。垂直導電通孔208形成導電路徑，該導電路徑貫穿DRAM設備205^2054以通過電氣連接210有效地提供半導體設備202(即DRAM設備205^20?)和邏輯晶片204之間的垂直電氣連接(諸如電源、接地和信號互連)。因此，垂直導電通孔208提供DRAM設備205^20?和邏輯晶片204之間的非常短路徑長度的互連。雖然本文未論述，但是應該理解垂 直導電通孔208可以通過溼法或幹法刻蝕工藝形成以及利用導電金屬進行填充。
[0024]一般在兩個相鄰DRAM設備之間提供電氣連接210以幫助垂直堆疊的DRAM設備之間的電氣連接。出於相同的目的，還在DRAM設備和邏輯晶片204之間提供電氣連接210。電氣連接210可以使用本領域已知的任何技術上可行的方法實現，包括但不限於焊錫凸塊。焊錫凸塊可以包括銅或另一種導電材料，諸如鋁、金、銀或兩種或兩種以上元素的合金。可以將焊錫凸塊鍵合到在DRAM設備和邏輯晶片的表面上所形成的接觸面或墊(未示出)。之後將具有堆疊DRAM設備的邏輯晶片204安裝在封裝襯底222的表面220上。因此邏輯晶片204經由電氣連接218電連接到封裝襯底222，電氣連接218可以是任何合適的導電方式，諸如焊錫凸塊。
[0025]可以通過例如在第一 DRAM設備205i之上提供第二 DRAM設備2052，使得第一和第二 DRAM設備205^2052中所形成的垂直導電通孔208以及DRAM設備205^2052之間的電氣連接210對齊來實現DRAM設備205^2054的堆疊(圖2C)。在使用焊錫凸塊的情況下，可以通過用封裝材料212保護焊錫凸塊來改善電氣連接210的可靠性。封裝材料212可以是樹月旨，諸如環氧樹脂、丙烯酸樹脂、矽樹脂、聚氨酯樹脂、聚醯胺樹脂、聚醯亞胺樹脂等。可替換地，可以利用底層填充材料填充DRAM設備之間的腔(cavity)以保護電氣連接210。可以使用各種類型的底層填充材料，諸如包括馬克斯(max)填料、可模塑底層填充、環氧樹脂塑封料(epoxy mold compound)或環氧樹脂的材料。更多的DRAM設備可以以相同的方式堆疊在第二 DRAM設備2052之上。
[0026]返回參考圖2A，IC系統200具有在邏輯晶片204的頂表面206上以3 (列)X2(行)陣列排列進行配置的六個DRAM疊層202a-202f。特別地，DRAM疊層以至少兩列DRAM疊層偏離邏輯晶片204的中心的方式進行排列，這允許兩個邊緣列DRAM疊層的一部分當從俯視圖或以垂直於邏輯晶片204的頂表面206的視軸(viewing axis)「M」觀察時與邏輯晶片204兩側的邊緣重疊。具體地，被夾在兩個邊緣列DRAM疊層(例如DRAM疊層202a、202d和202c、202f)之間的中間列DRAM疊層(例如DRAM疊層202b、202e)由底層邏輯晶片204完全支撐，而邊緣列DRAM疊層202a、202d和202c、202f的一部分向外擴展分別超出邏輯晶片204的側邊214a、214b。垂直導電通孔可以排列在當從俯視圖觀察時的邏輯晶片204的側邊內。邊緣列DRAM疊層202a、202d和202c、202f的向外擴展的部分可以分別在支撐襯底216a和216b上得到支撐。因此，支撐襯底216a向DRAM疊層202a、202b的邊緣部分提供或增強機械強度，而支撐襯底216b向DRAM疊層202c、202f的邊緣部分提供或增強機械強度。此外，支撐襯底216a、216b的未被邊緣列DRAM疊層覆蓋的區域還可以用來將由邏輯晶片204和/或DRAM疊層在操作期間所生成的熱量傳導到散熱器或其他冷卻機構，其可以被放置在DRAM疊層的頂部之上並且與DRAM疊層的頂部相接觸。因此，系統的熱傳導被增強。雖然未示出，但是可想而知，散熱器可以具有任何期望的形狀並且由能夠傳導並散發從邏輯晶片、DRAM疊層或系統所生成的熱量的任何材料製成。
[0027]支撐襯底216a、216b可以物理地與邏輯晶片204分開，也可以在物理上不與邏輯晶片204分開。在一個實施例中，支撐襯底216a、216b是清晰地或物理地與邏輯晶片204分開期望距離「D」。在邏輯晶片204具有接近500mm2的大小並且DRAM設備具有接近100-200mm2的表面積的情況下，距離「D」可以在大約0.0lmm至大約IOmm的範圍內，例如大約2mm至大約5mm。然而，可以想到，邏輯晶片204兩側的距離「D」可以相同或不同。支撐襯底216a、216b可以由矽或諸如玻璃或複合高分子的絕緣材料或能夠為向外擴展超出邏輯晶片204側邊的DRAM疊層提供機械強度/支撐的任何其他合適的材料製作。如果需要，支撐襯底216a、216b可以以與邏輯晶片204相同的工藝製造。在各實施例中，支撐襯底216a、216b可以配置為分別覆蓋DRAM疊層202a、202b和202c、202f的表面積的接近15%_45%。支撐襯底216a、216b可以由比較長、窄的矽片形成以提供足夠覆蓋邊緣列DRAM疊層202a、202d和202c、202f的向外擴展超出邏輯晶片204的側邊的部分的表面積。在DRAM設備，例如DRAM設備202a具有接近10 (長)X 10 (寬)mm的尺寸的情況下，支撐襯底216a可以布置為覆蓋從DRAM設備202a的邊緣開始測量的、DRAM設備202a的至少大約2mm至大約5mm寬。如果需要，支撐襯底216a、216b可以具有與邏輯晶片204相同的長度和厚度。例如，邏輯晶片204和支撐襯底216a、216b可以具有大約0.5mm至大約0.8mm的厚度。支撐襯底216a、216b可以均包含向系統提供取決於應用的不同邏輯的或電氣的功能的有源電路。在一個示例中，支撐襯底216a、216b僅向DRAM疊層提供機械強度而不包含有源電路。
[0028]圖3A示出了根據本發明另一個實施例的、示例性集成電路(IC)系統300的示意性平面圖，除了支撐襯底和邏輯晶片作為整個單元形成之外，DRAM疊層的數目和排列與圖2A所示的實施例相同。例如，邏輯晶片304的大小可以製造得相對大於DRAM疊層302a-302f在邏輯晶片304上所佔據的整體大小或總表面積。在六個DRAM疊層302a-302f以3(列)X2(行)陣列排列在邏輯晶片304的頂表面上進行安置時，邏輯晶片304的邊緣區域「A」和「B」可以是非有源區(不包含有源功能的區域)，其僅為邊緣列DRAM疊層302a、302d和302c、302f提供機械強度。換言之，邊緣列DRAM疊層302a、302d和302c、302f由邏輯晶片的原本會浪費的區域所支撐。圖3B示出了圖3A的IC系統300的示意性剖視圖，其概念性地示出了邊緣列DRAM疊層302a、302d和302c、302f由邏輯晶片304的非有源區所支撐的部分。可想而知，邊緣區域「A」和「B」可以根據所提供的DRAM疊層的數目和/或DRAM設備中所形成的垂直導電通孔308的位置而在大小方面變化。因此發明的堆疊排列達到了非常大裸片的機械效果，從而可以以對邏輯晶片來說更易負擔的裸片大小來支撐堆疊DRAM設備。
[0029]圖4示出了根據本發明一個實施例的、用來形成諸如圖2A或3A的IC系統200或300的集成電路系統的示例性的工藝順序400。應該注意圖4所示的步驟的數目和順序並非旨在關於本文所描述的本發明的範圍進行限制，因此一個或多個步驟可以增加、刪除和/或重新排序而不脫離本發明的基本範圍。
[0030]工藝順序400通過提供兩個支撐襯底和安置在兩個支撐襯底之間的邏輯晶片始於步驟402。諸如GPU晶片的邏輯晶片可以具有大約22mmX 22mm的尺寸。支撐襯底可以由具有與GPU晶片相同長度和厚度的比較長、窄的矽片形成。GPU晶片和支撐襯底分開大約
0.5mm至大約2mm的期望距離。GPU晶片和支撐襯底可以具有在其上所形成的凸塊觸點陣列，諸如微凸塊或C4凸塊。
[0031]在步驟404，將兩個或兩個以上的DRAM疊層，諸如以上關於圖2A-2C所論述的DRAM疊層正面向下安裝在其中形成凸塊觸點的GPU晶片和支撐襯底的前表面。術語「正面」指的是DRAM設備的一個側面，該側面用半導體製程進行處理使得電路在DRAM設備的該正面上進行製造。在一個實施例中，DRAM疊層以3X2陣列配置進行排列，具有夾在兩個邊緣列DRAM疊層之間的中間列DRAM疊層。特別地，如以上關於圖2A-2C所論述的，兩個邊緣列DRAM疊層配置為使得邊緣DRAM疊層中的每一個的一部分向外擴展超出GPU晶片的側邊並且由支撐襯底所支撐。
[0032]如以上所論述的，堆疊DRAM設備具有貫穿DRAM設備的主體以將DRAM設備電連接到GPU晶片的垂直導電通孔。堆疊DRAM設備被放置在GPU晶片和支撐襯底上，凸塊觸點與直接安置在GPU晶片上的DRAM設備的垂直導電通孔相接觸。之後凸塊觸點被加熱並回流以形成焊點。這些焊點與DRAM設備的垂直導電通孔對齊並且配置為提供DRAM設備和GPU晶片之間的電氣和機械連接。如果需要，DRAM設備和GPU晶片之間的焊點或腔可以使用底層填充工藝封裝在封裝材料中。封裝材料在結構上將堆疊DRAM設備耦連到GPU晶片並且防止或限制堆疊DRAM設備和GPU晶片在熱循環期間的差異運動。封裝材料的高剛度還使得封裝材料能夠適應熱應力，否則熱應力將影響焊點。
[0033]在步驟406中，承載DRAM疊層的GPU晶片和支撐襯底使用焊錫凸塊以背面附著到封裝襯底。之後重新加熱焊錫凸塊或使其回流以冶金地並電氣地將DRAM疊層鍵合到封裝襯底。封裝襯底可以通過導電方式電連接到印刷電路板(PCB)以提供堆疊DRAM設備、GPU晶片和PCB之間的電氣通信。可想而知，封裝襯底可以是包括絕緣層的疊層的層壓襯底。封裝襯底可以具有在封裝襯底內水平地或垂直地鋪設的導電線以提供DRAM設備、GPU晶片和PCB之間的電源、接地和/或輸入/輸出(I/O)信號互連。因此封裝襯底提供具有結構剛性的IC系統以及用於路由IC系統內的輸入和輸出信號和電源的電氣接口。散熱器可以進一步放置在堆疊DRAM設備之上並且由其所支撐以增強IC系統的傳熱性。可想而知，散熱器可以具有任何期望的形狀並且由能夠傳導並散發從IC系統所生成的熱量的任何材料製作。
[0034]雖然前述針對本發明的實施例，但是可以設計本發明其他的和進一步的實施例而不脫離其基本範圍。不同實施例的範圍由所附權利要求確定。
【權利要求】
1.一種集成電路系統，包括: 第一支撐襯底和第二支撐襯底； 邏輯晶片，所述邏輯晶片安置在所述第一支撐襯底和所述第二支撐襯底之間，所述邏輯晶片與所述第一支撐襯底和所述第二支撐襯底之間分開距離；以及 多個存儲器疊層，所述多個存儲器疊層彼此相鄰地安置在所述邏輯晶片的表面，其中向外擴展超出所述邏輯晶片的第一側邊的、所述多個存儲器疊層中的第一存儲器疊層的至少一部分由所述第一支撐襯底支撐，以及向外擴展超出所述邏輯晶片的第二側邊的、所述多個存儲器疊層中的第二存儲器疊層的至少一部分由所述第二支撐襯底支撐。
2.如權利要求1所述的系統，其中包括在所述多個存儲器疊層中的所述存儲器疊層以3X2陣列配置進行排列。
3.如權利要求1所述的系統，其中所述多個存儲器疊層中的每個存儲器疊層包括垂直堆疊在彼此之上的兩個或兩個以上的存儲器設備。
4.如權利要求1所述的系統，其中所述第一支撐襯底和所述第二支撐襯底均具有向所述系統提供邏輯的或電氣的功能的有源電路。
5.如權利要求1所述的系統,其中所述距離在大約Omm至大約IOmm的範圍內。
6.如權利要求1所述的系統，其中所述第一支撐襯底和所述第二支撐襯底具有與所述邏輯晶片近似相同的厚度。
7.—種集成電路系統，包括: 邏輯設備；以及 多個存儲器疊層，所述多個存儲器疊層安置在所述邏輯設備的表面，所述邏輯設備的尺寸大於所述多個存儲器疊層在所述邏輯設備上所佔據的整體表面積， 其中所述存儲器疊層排列為使得一個存儲器疊層的至少一部分在所述邏輯設備的第一外圍區域上得到支撐以及另一個存儲器疊層的至少一部分在所述邏輯設備的與所述第一外圍區域相反的第二外圍區域上得到支撐。
8.如權利要求7所述的系統，其中包括在所述多個存儲器疊層中的所述存儲器疊層以3 X 2陣列配置進行排列，並且所述多個存儲器疊層中的每個存儲器疊層包括垂直堆疊在彼此之上的兩個或兩個以上的存儲器設備。
9.如權利要求8所述的系統，其中所述外圍區域支撐存儲器設備的表面積的25%-45%。
10.如權利要求8所述的系統，其中所述第一外圍區域和第二外圍區域均具有向所述系統提供邏輯的或電氣的功能的有源電路。
【文檔編號】H01L25/065GK103579209SQ201310284772
【公開日】2014年2月12日 申請日期:2013年7月8日 優先權日:2012年7月6日
【發明者】約翰·W·波爾頓 申請人:輝達公司