半導體器件的製備方法
2023-07-31 15:12:41 1
半導體器件的製備方法
【專利摘要】本發明揭示了一種半導體器件的製備方法，包含提供半導體襯底，所述半導體襯底上形成有場效應電晶體，所述場效應電晶體具有源極區、漏極區、淺摻雜區以及溝道區；去除所述源極區和漏極區中的所述半導體襯底，以在所述源極區和漏極區中形成空腔；在所述空腔中形成第一應變誘發半導體合金層；去除至少部分所述淺摻雜區，以形成空洞；以及在所述第一應變誘發半導體合金層上和所述空洞中形成第二應變誘發半導體合金層，所述第二應變誘發半導體合金層的摻雜濃度高於所述淺摻雜區的摻雜濃度。本發明的半導體器件的製備方法中，所述空洞中的所述第二應變誘發半導體合金層能夠降低所述溝道區勢壘，從而提高電晶體的電學性能。
【專利說明】半導體器件的製備方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，特別是涉及一種半導體器件的製備方法。
【背景技術】
[0002]大規模集成電路的製造需要大量電晶體元件的供應，這些電晶體元件代表用於設計電路之主要的電路元件。例如，數億個電晶體可設置在目前可利用的大規模集成電路中。一般而言，目前實行有複數種工藝技術，其中，對於複雜電路(例如微處理器、儲存晶片等)而言，由於CMOS技術具有操作速度、電力消耗、成本效益的優越特性，因此CMOS(互補金屬氧化物半導體，包括P溝道電晶體與N溝道電晶體，即PMOS與N0MS)技術是目前最有前景的方法。無論是N溝道電晶體或P溝道電晶體，都包括PN接面，該PN接面通過高度摻雜的漏極區域與源極區域與設置在該漏極區域與該源極區域之間的反向(inversely)或微弱(weakly)摻雜溝道區域之間的介面而形成。溝道區域的導電性(conductivity,亦即，導電溝道的驅動電流能力)通過形成在溝道區域附近並通過薄絕緣層而分隔的柵極電極而控制。在由於施加適當的控制電壓至柵極電極而形成導電溝道之後，溝道區域的導電性系取決於摻雜物濃度、電荷載子遷移率、以及對於在電晶體寬度方向中溝道區域的既定延伸(given extens1n)而言的在源極與漏極區域之間的距離(也稱為溝道長度)。因此，溝道長度的減少，以及與其關聯的溝道電阻率(resistivity)的減少，是用於大規模集成電路之操作速度的增加的主要設計標準。
[0003]然而，隨著關鍵尺寸(Critical Dimens1n,簡稱⑶)的持續減小，需要調適且可能需要高度複雜工藝技術的新發展，而且也可能由於遷移率的下降而造成較不明顯的性能增益(performance gain),所以已有人建議通過增加對於既定溝道長度的溝道區域中的電荷載子遷移率而提升電晶體元件的溝道導電性，因此能夠達到可與需要極度縮放比例(scaled)的關鍵尺寸的技術標準的發展匹敵的性能改善(performance improvement),同時避免或至少延遲與裝置縮放比例關聯的許多工藝調適(adaptat1n)。
[0004]一種增加電荷載子遷移率的有效方法是對溝道區域中的晶格結構(latticestructure)進行修改，例如，在溝道區域附近產生拉伸或壓縮應力以製造在溝道區域中的相應應變，其分別造成電子與空穴的遷移率發生改變。例如，對於襯底為矽材料的晶體(crystallographic)而言,在溝道區域中產生拉伸應變會增加電子的遷移率,並可直接轉變成在導電性的相應增加。另一方面，在溝道區域中的壓縮應變可增加空穴的遷移率，因此可以提升P型電晶體的性能。將應力或應變工程引入大規模集成電路製造是相當有前景的方法，因為應變矽可視為「新」類型的半導體材料，其可製造快速強大的半導體裝置而不需要昂貴的半導體材料，同時仍可使用許多廣為接受的製造技術。
[0005]由於緊鄰著溝道區域的矽鍺材料可以誘發(induce)可造成相應應變的壓縮應力，因此，在現有技術的CMOS製造技術中，e-SiGe (embedded SiGe，嵌入矽鍺)在溝道區域中加入壓應力(compressive stress)使得PMOS的性能得到明顯改善的技術已經被廣泛應用。具體地，將矽鍺材料形成在電晶體的漏極與源極區域中，其中，受壓縮應變的漏極與源極區域在鄰近的矽溝道區域中產生單軸的應變。當形成矽鍺材料時，PMOS電晶體的漏極與源極區域為選擇性地去除以形成空腔(cavity)，而NMOS電晶體系被遮罩，接著通過外延生長(epitaxial growth)將娃鍺材料選擇性地形成在PMOS電晶體中。
[0006]圖1a至圖1c為現有技術中採用嵌入矽鍺的PMOS製造方法中器件結構的示意圖，具體過程如下:
[0007]首先，如圖1a所示，提供材料為矽的半導體襯底100，所述半導體襯底100上形成有PMOS電晶體110，所述PMOS電晶體110具有源極區111和漏極區112、淺摻雜區113 (亦可稱為暈環區域，halo reg1n)以及溝道區114 ;
[0008]接著，去除所述源極區111和漏極區112中的所述半導體襯底100，以在所述源極區111和漏極區112中形成空腔120。所述空腔120鄰近所述溝道區114 一側的邊緣由所述半導體襯底100的第一晶體方向(110)和第二晶體方向(111)界定。由於所述半導體襯底100為矽襯底，所以，所述空腔120鄰近所述溝道區114 一側的邊緣呈鑽石形狀(Diamond-shaped)，即所述空腔120鄰近所述溝道區114 一側的邊緣呈「 Σ 」形狀，如圖1b所示；
[0009]然後，如圖1c所示，在所述空腔120中形成應變誘發半導體合金層130，即e-SiGe。所述應變誘發半導體合金層130的引入，在所述溝道區114中加入壓應力，使得PMOS電晶體110的空缺遷移率增加，從而提高PMOS電晶體110的性能。
[0010]然而，在實際操作中，由於所述空腔120鄰近所述溝道區114 一側的邊緣呈「Σ」形狀，如圖1b所示，使得所述淺摻雜區113的面積減小，所以，在最終形成的器件結構中，如圖1c所示，所述淺摻雜區113的面積減小，從而造成所述溝道區114的勢壘增大，影響PMOS電晶體110的導通。
【發明內容】
[0011]本發明的目的在於，提供一種半導體器件的製備方法，能夠解決現有技術中嵌入應變誘發半導體合金層的場效應電晶體存在的溝道區勢壘增大的問題，從而提高電晶體的電學性能。
[0012]為解決上述技術問題，本發明提供一種半導體器件的製備方法，包括:
[0013]提供半導體襯底，所述半導體襯底上形成有場效應電晶體，所述場效應電晶體具有源極區、漏極區、淺摻雜區以及溝道區；
[0014]去除所述源極區和漏極區中的所述半導體襯底，以在所述源極區和漏極區中形成空腔，所述空腔鄰近所述溝道區一側的邊緣由所述半導體襯底的第一晶體方向和第二晶體方向界定；
[0015]在所述空腔中形成第一應變誘發半導體合金層；
[0016]去除至少部分所述淺摻雜區，以形成空洞；以及
[0017]在所述第一應變誘發半導體合金層上和所述空洞中形成第二應變誘發半導體合金層，所述第二應變誘發半導體合金層的摻雜濃度高於所述淺摻雜區的摻雜濃度。
[0018]進一步的，所述半導體襯底為矽襯底。
[0019]進一步的，所述場效應電晶體為PMOS電晶體。
[0020]進一步的，所述第一應變誘發半導體合金層和所述第二應變誘發半導體合金層的材料為矽鍺合金。
[0021]進一步的，所述第一應變誘發半導體合金層具有第一摻雜濃度的III族元素，所述第二應變誘發半導體合金層具有第二摻雜濃度的III族元素，所述第一摻雜濃度低於第二摻雜濃度。
[0022]進一步的，所述第二應變誘發半導體合金層的材料中鍺元素的含量大於所述第一應變誘發半導體合金層的材料中鍺元素的含量。
[0023]進一步的，所述場效應電晶體為NMOS電晶體。
[0024]進一步的，所述第一應變誘發半導體合金層和所述第二應變誘發半導體合金層的材料為娃碳合金。
[0025]進一步的，所述第一應變誘發半導體合金層具有第三摻雜濃度的V族元素，所述第二應變誘發半導體合金層具有第四摻雜濃度的V族元素，所述第三摻雜濃度低於第四摻雜濃度。
[0026]進一步的，所述第二應變誘發半導體合金層的材料中碳元素的含量大於所述第一應變誘發半導體合金層的材料中碳元素的含量。
[0027]進一步的,所述第一應變誘發半導體合金層的底部厚度為15nm?30nm。
[0028]進一步的，採用第一幹法刻蝕去除所述源極區和漏極區中的所述半導體襯底，其中，所述第一幹法刻蝕的刻蝕氣體為氧氣與氫氣，或六氟丁二烯。
[0029]進一步的，採用第一溼法刻蝕去除所述源極區和漏極區中的所述半導體襯底，其中，所述第一溼法刻蝕的刻蝕液為硝酸、四甲基氫氧化氨或醋酸。
[0030]進一步的，採用第二幹法刻蝕去除至少部分所述淺摻雜區，其中，所述第二幹法刻蝕的刻蝕氣體為氧氣與氫氣，或六氟丁二烯。
[0031]進一步的，採用第二溼法刻蝕去除至少部分所述淺摻雜區，其中，所述第二溼法刻蝕的刻蝕液為硝酸、四甲基氫氧化氨或醋酸。
[0032]進一步的，採用外延工藝在所述空腔中形成第一應變誘發半導體合金層。
[0033]進一步的，採用外延工藝在所述第一應變誘發半導體合金層上和所述空洞中形成第二應變誘發半導體合金層。
[0034]與現有技術相比，本發明提供的半導體器件的製備方法具有以下優點:所述半導體器件的製備方法包含先在所述空腔中形成第一應變誘發半導體合金層，然後，去除至少部分所述淺摻雜區，以形成空洞，之後，在所述第一應變誘發半導體合金層上和所述空洞中形成第二應變誘發半導體合金層，與現有技術相比，本發明的半導體器件的製備方法，先在所述空腔中形成第一應變誘發半導體合金層，由於所述第一應變誘發半導體合金層生長的特性，所述第一應變誘發半導體合金層在所述淺摻雜區的邊緣生長的比較薄，所以，隨後可以去除至少部分所述淺摻雜區，以形成空洞，使得之後製備的第二應變誘發半導體合金層可以形成在所述空洞中，由於所述第二應變誘發半導體合金層的摻雜濃度高於所述淺摻雜區的摻雜濃度，所以，所述空洞中的所述第二應變誘發半導體合金層能夠降低所述溝道區勢壘，從而提高電晶體的電學性能。
【專利附圖】
【附圖說明】
[0035]圖1a至圖1c為現有技術中採用嵌入矽鍺的PMOS製造方法中器件結構的示意圖；
[0036]圖2為本發明一實施例中半導體器件的製備方法的流程圖；
[0037]圖3a至圖3e為本發明一實施例中半導體器件的製備方法中器件結構的示意圖。
【具體實施方式】
[0038]下面將結合示意圖對本發明的半導體器件的製備方法進行更詳細的描述，其中表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍然實現本發明的有利效果。因此，下列描述應當被理解為對於本領域技術人員的廣泛知道，而並不作為對本發明的限制。
[0039]為了清楚，不描述實際實施例的全部特徵。在下列描述中，不詳細描述公知的功能和結構，因為它們會使本發明由於不必要的細節而混亂。應當認為在任何實際實施例的開發中，必須做出大量實施細節以實現開發者的特定目標，例如按照有關系統或有關商業的限制，由一個實施例改變為另一個實施例。另外，應當認為這種開發工作可能是複雜和耗費時間的，但是對於本領域技術人員來說僅僅是常規工作。
[0040]在下列段落中參照附圖以舉例方式更具體地描述本發明。根據下面說明和權利要求書，本發明的優點和特徵將更清楚。需說明的是，附圖均採用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
[0041]本發明的核心思想在於，提供一種半導體器件的製備方法，所述半導體器件的製備方法包含先在所述空腔中形成第一應變誘發半導體合金層，由於所述第一應變誘發半導體合金層生長的特性，所述第一應變誘發半導體合金層在所述淺摻雜區的邊緣生長的比較薄，隨後，去除至少部分所述淺摻雜區，以形成空洞，使得之後製備的第二應變誘發半導體合金層可以形成在所述空洞中，由於所述第二應變誘發半導體合金層的摻雜濃度高於所述淺摻雜區的摻雜濃度，所以，所述空洞中的所述第二應變誘發半導體合金層能夠降低所述溝道區勢壘，從而提高電晶體的電學性能。
[0042]具體的，結合上述核心思想，本發明提供的半導體器件的製備方法，包括:
[0043]步驟S11，提供半導體襯底，所述半導體襯底上形成有場效應電晶體，所述場效應電晶體具有源極區和漏極區、淺摻雜區以及溝道區；
[0044]步驟S12，去除所述源極區和漏極區中的所述半導體襯底，以在所述源極區和漏極區中形成空腔，所述空腔鄰近所述溝道區一側的邊緣由所述半導體襯底的第一晶體方向和第二晶體方向界定；
[0045]步驟S13，在所述空腔中形成第一應變誘發半導體合金層；
[0046]步驟S14，去除至少部分所述淺摻雜區，以形成空洞；
[0047]步驟S15，在所述第一應變誘發半導體合金層上和所述空洞中形成第二應變誘發半導體合金層，所述第二應變誘發半導體合金層的摻雜濃度高於所述淺摻雜區的摻雜濃度。
[0048]以下列舉所述半導體器件的製備方法的幾個實施例，以清楚說明本發明的內容，應當明確的是，本發明的內容並不限制於以下實施例，其他通過本領域普通技術人員的常規技術手段的改進亦在本發明的思想範圍之內。
[0049]以下結合圖2和圖3a至圖3e，具體說明本發明的半導體器件的製備方法。其中，圖2為本發明一實施例中半導體器件的製備方法的流程圖，圖3a至圖3e為本發明一實施例中半導體器件的製備方法中器件結構的示意圖。
[0050]首先，進行步驟S11，提供半導體襯底200，所述半導體襯底200上形成有場效應電晶體210，所述場效應電晶體210具有源極區211和漏極區212、淺摻雜區213以及溝道區214，如圖3a所示。在本實施例中，所述半導體襯底200為矽襯底，但所述半導體襯底200並不限於為矽襯底，如所述半導體襯底200還可以為矽鍺襯底或矽碳襯底等，亦在本發明的思想範圍之內。在本實施例中，所述場效應電晶體210為PMOS電晶體。
[0051]接著，進行步驟S12，去除所述源極區211和漏極區212中的所述半導體襯底200，以在所述源極區211和漏極區212中形成空腔220。所述空腔220鄰近所述溝道區114 一側的邊緣由所述半導體襯底200的第一晶體方向(110)和第二晶體方向(111)界定。由於所述半導體襯底200為矽襯底，所以，所述空腔220鄰近所述溝道區214 —側的邊緣呈鑽石形狀(Diamond-shaped)，即所述空腔220鄰近所述溝道區214 —側的邊緣呈「 Σ 」形狀，如圖3b所示。
[0052]在本實施例中，可以採用第一幹法刻蝕或第一溼法刻蝕去除所述源極區211和漏極區212中的所述半導體襯底200，其中，所述第一幹法刻蝕的刻蝕氣體為氧氣與氫氣，或六氟丁二烯，所述第一溼法刻蝕的刻蝕液為硝酸、四甲基氫氧化氨或醋酸中的一種。
[0053]隨後，進行步驟S13，採用外延工藝在所述空腔220中形成第一應變誘發半導體合金層231。由於矽襯底的晶體方向，所述第一應變誘發半導體合金層231沿著所述空腔220的形狀的生長，在最終形成的所述第一應變誘發半導體合金層231中，靠近所述溝道區214的所述第一應變誘發半導體合金層231的生長速度低於所述第一應變誘發半導體合金層231底部的生長速度，最終，使得靠近所述溝道區214的所述第一應變誘發半導體合金層231 (如圖3c圓形區域所示)的厚度低於所述第一應變誘發半導體合金層231底部的厚度，如圖3c所示。
[0054]由於在本實施例中，所述半導體襯底200為矽襯底，所述場效應電晶體210為PMOS電晶體，所以，所述第一應變誘發半導體合金層231的材料為矽鍺合金，可以很好地為所述場效應電晶體210的所述溝道區214加入壓應力。較佳的，所述第一應變誘發半導體合金層231具有輕摻雜的III族元素，例如硼元素等，摻雜濃度可以為1E18?1E20。較佳的，所述第一應變誘發半導體合金層231的底部厚度為15nm?30nm，從而可以保證靠近所述溝道區214的所述第一應變誘發半導體合金層231 (如圖3c圓形區域所示)的厚度小於10nm，從而使得在步驟S14中，可以順利地形成空洞。但所述第一應變誘發半導體合金層231的底部厚度並不限於為15nm?30nm，所述第一應變誘發半導體合金層231的厚度可以更薄或更厚，只要控制步驟S14的刻蝕速度以及刻蝕時間，如，可以增加刻蝕時間，以去除過厚的所述第一應變誘發半導體合金層231，亦可以形成空洞，亦在本發明的思想範圍之內。
[0055]然後，進行步驟S14，去除至少部分所述淺摻雜區213，以形成空洞221，如圖3d所示。在本步驟中，對矽的刻蝕速率高於對矽鍺的刻蝕速率，則去除矽的速度高於去除矽鍺的速度，最終，在所述淺摻雜區213中形成所述空洞221，並可以保留所述第一應變誘發半導體合金層231。
[0056]在本實施例中，可以採用第二幹法刻蝕或第二溼法刻蝕去除至少部分所述淺摻雜區213，其中，所述第二幹法刻蝕的刻蝕氣體為氧氣與氫氣，或六氟丁二烯，所述第二溼法刻蝕的刻蝕液為硝酸、四甲基氫氧化氨或醋酸，可以保證對矽的刻蝕速率高於對矽鍺的刻蝕速率。
[0057]步驟S15，採用外延工藝在所述第一應變誘發半導體合金層231上和所述空洞221中形成第二應變誘發半導體合金層232，所述第二應變誘發半導體合金層232的摻雜濃度高於所述淺摻雜區214的摻雜濃度，使得所述空洞221中的摻雜濃度高於原來的所述淺摻雜區213的摻雜濃度，從而可以降低所述溝道區213的勢壘，從而提高所述場效應電晶體210的電學性能。
[0058]由於在本實施例中，所述半導體襯底200為矽襯底，所述場效應電晶體210為PMOS電晶體，所以，所述第二應變誘發半導體合金層232的材料為矽鍺合金，可以很好地為所述場效應電晶體210的所述溝道區214加入壓應力。較佳的，所述第二應變誘發半導體合金層232具有重摻雜的III族元素，例如硼元素等，摻雜濃度可以為1E21?1E22，作為所述場效應電晶體210的源極以及漏極。其中，所述第二應變誘發半導體合金層232的材料中鍺元素的含量大於所述第一應變誘發半導體合金層231的材料中鍺元素的含量，並且所述第二應變誘發半導體合金層232的材料中III族元素的含量大於所述第一應變誘發半導體合金層231的材料中III族元素的含量，可以保證所述場效應電晶體210具有更好的電學性能。例如，所述第二應變誘發半導體合金層232的材料中鍺元素的含量為1E15?5E15，所述第一應變誘發半導體合金層231的材料中鍺元素的含量為1E14?5E14。
[0059]本發明的所述半導體器件的製備方法並不限於上述實施例，例如，所述場效應電晶體210還可以為NMOS電晶體，當所述場效應電晶體210還可以為NMOS電晶體時，所述第一應變誘發半導體合金層231和所述第二應變誘發半導體合金層232的材料為矽碳合金，以為所述場效應電晶體210的所述溝道區214加入拉應力。所述第一應變誘發半導體合金層231具有輕摻雜的V族元素，例如磷元素等，摻雜濃度可以為1E18?1E20，所述第二應變誘發半導體合金層232具有重摻雜的V族元素，例如磷元素等，摻雜濃度可以為1E21?1E22，所述第二應變誘發半導體合金層232的材料中碳元素的含量大於所述第一應變誘發半導體合金層231的材料中碳元素的含量，例如，所述第二應變誘發半導體合金層232的材料中碳元素的含量為1E15?5E15，所述第一應變誘發半導體合金層231的材料中碳元素的含量為1E14?5E14。亦可以降低所述場效應電晶體210的溝道區214的勢壘，從而提高所述場效應電晶體210的電學性能。
[0060]綜上所述，本發明提供一種半導體器件的製備方法，所述半導體器件的製備方法包含先在所述空腔中形成第一應變誘發半導體合金層，然後，去除至少部分所述淺摻雜區，以形成空洞，之後，在所述第一應變誘發半導體合金層上和所述空洞中形成第二應變誘發半導體合金層。與現有技術相比，本發明提供的半導體器件的製備方法具有以下優點:
[0061]本發明的半導體器件的製備方法，先在所述空腔中形成第一應變誘發半導體合金層，由於所述第一應變誘發半導體合金層生長的特性，所述第一應變誘發半導體合金層在所述淺摻雜區的邊緣生長的比較薄，所以，隨後可以去除至少部分所述淺摻雜區，以形成空洞，使得之後製備的第二應變誘發半導體合金層可以形成在所述空洞中，由於所述第二應變誘發半導體合金層的摻雜濃度高於所述淺摻雜區的摻雜濃度，所以，所述空洞中的所述第二應變誘發半導體合金層能夠降低所述溝道區勢壘，從而提高電晶體的電學性能。
[0062]顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
【權利要求】
1.一種半導體器件的製備方法,包括: 提供半導體襯底，所述半導體襯底上形成有場效應電晶體，所述場效應電晶體具有源極區、漏極區、淺摻雜區以及溝道區； 去除所述源極區和漏極區中的所述半導體襯底，以在所述源極區和漏極區中形成空腔，所述空腔鄰近所述溝道區一側的邊緣由所述半導體襯底的第一晶體方向和第二晶體方向界定； 在所述空腔中形成第一應變誘發半導體合金層； 去除至少部分所述淺摻雜區，以形成空洞；以及 在所述第一應變誘發半導體合金層上和所述空洞中形成第二應變誘發半導體合金層，所述第二應變誘發半導體合金層的摻雜濃度高於所述淺摻雜區的摻雜濃度。
2.如權利要求1所述的半導體器件的製備方法，其特徵在於，所述半導體襯底為矽襯
。
3.如權利要求2所述的半導體器件的製備方法，其特徵在於，所述場效應電晶體為PMOS電晶體。
4.如權利要求3所述的半導體器件的製備方法，其特徵在於，所述第一應變誘發半導體合金層和所述第二應變誘發半導體合金層的材料為矽鍺合金。
5.如權利要求4所述的半導體器件的製備方法，其特徵在於，所述第一應變誘發半導體合金層具有第一摻雜濃度的III族元素，所述第二應變誘發半導體合金層具有第二摻雜濃度的III族元素，所述第一摻雜濃度低於第二摻雜濃度。
6.如權利要求4所述的半導體器件的製備方法，其特徵在於，所述第二應變誘發半導體合金層的材料中鍺元素的含量大於所述第一應變誘發半導體合金層的材料中鍺元素的含量。
7.如權利要求2所述的半導體器件的製備方法，其特徵在於，所述場效應電晶體為NMOS電晶體。
8.如權利要求7所述的半導體器件的製備方法，其特徵在於，所述第一應變誘發半導體合金層和所述第二應變誘發半導體合金層的材料為娃碳合金。
9.如權利要求8所述的半導體器件的製備方法，其特徵在於，所述第一應變誘發半導體合金層具有第三摻雜濃度的V族元素，所述第二應變誘發半導體合金層具有第四摻雜濃度的V族元素，所述第三摻雜濃度低於第四摻雜濃度。
10.如權利要求8所述的半導體器件的製備方法，其特徵在於，所述第二應變誘發半導體合金層的材料中碳元素的含量大於所述第一應變誘發半導體合金層的材料中碳元素的含量。
11.如權利要求1-10中任意一項所述的半導體器件的製備方法，其特徵在於，所述第一應變誘發半導體合金層的底部厚度為15nm?30nm。
12.如權利要求1-10中任意一項所述的半導體器件的製備方法，其特徵在於，採用第一幹法刻蝕去除所述源極區和漏極區中的所述半導體襯底，其中，所述第一幹法刻蝕的刻蝕氣體為氧氣與氫氣，或六氟丁二烯。
13.如權利要求1-10中任意一項所述的半導體器件的製備方法，其特徵在於，採用第一溼法刻蝕去除所述源極區和漏極區中的所述半導體襯底，其中，所述第一溼法刻蝕的刻蝕液為硝酸、四甲基氫氧化氨或醋酸。
14.如權利要求1-10中任意一項所述的半導體器件的製備方法，其特徵在於，採用第二幹法刻蝕去除至少部分所述淺摻雜區，其中，所述第二幹法刻蝕的刻蝕氣體為氧氣與氫氣，或六氟丁二烯。
15.如權利要求1-10中任意一項所述的半導體器件的製備方法，其特徵在於，採用第二溼法刻蝕去除至少部分所述淺摻雜區，其中，所述第二溼法刻蝕的刻蝕液為硝酸、四甲基氫氧化氨或醋酸。
16.如權利要求1-10中任意一項所述的半導體器件的製備方法，其特徵在於，採用外延工藝在所述空腔中形成第一應變誘發半導體合金層。
17.如權利要求1-10中任意一項所述的半導體器件的製備方法，其特徵在於，採用外延工藝在所述第一應變誘發半導體合金層上和所述空洞中形成第二應變誘發半導體合金層。
【文檔編號】H01L21/336GK104282570SQ201310285557
【公開日】2015年1月14日 申請日期:2013年7月8日 優先權日:2013年7月8日
【發明者】趙猛 申請人:中芯國際集成電路製造(上海)有限公司