基於性能的高速緩存管理的製作方法

2023-08-12 11:54:41 1

專利名稱：基於性能的高速緩存管理的製作方法
技術領域：
本公開一般涉及電子領域。更具體地，本發明實施例涉及在電子設備中的基於性能的高速緩存管理。
背景技術：
許多電子設備包括典型地通過降低存儲器訪問延遲，使用高速緩存存儲器來改善在該電子設備中的處理器的性能。諸如多核處理器之類的一些電子設備使用多個高速緩存存儲器模塊。對高速緩存存儲器的熟練管理提供了在保持足夠的運行參數的同時節省功率的機會。


下面參考附圖進行詳細的描述。在圖中，參考數字的最左邊的數字標識參考數字首次在其中出現的圖。在不同的圖中使用相同的參考數字指示類似的或相同的項。
圖l是根據實施例的電子裝置的示意圖。
圖2是根據實施例的在電子裝置的處理器中的存儲器配置的示意圖。圖3和4是根據實施例的說明高速緩存管理操作的流程圖。圖5和6是計算系統的實施例的示意圖，該計算系統可以被用於實現本文討論的各個實施例。
具體實施例方式
在下面的描述中，闡明了許多具體細節以便提供對各個實施例的透徹理解。然而，可以在沒有這些具體細節的情況下實施本發明的各個實施例。在其它情形，未詳細描述公知的方法、過程、部件和電路等，以避免模糊本發明的特定實施例。
圖1是根據實施例的電子裝置100的示意圖。參考圖l，電子裝置IOO可以包括一個或多個處理器IIO、 130。處理器110可以包括處理單元112、高速緩存存儲器模塊114、輸入-輸出(I/0)模塊116和一致性控制器118。同樣地，處理器130可以包括處理單元132、高速緩存存儲器模塊134、輸入-輸出(1/0)模塊136和一致性控制器138。在一個實施例中，裝置100可以是多核處理器。
可以通過一條或多條通信總線120A、 120B、 120C、 120D、 120E來耦合處理器110的各個部件，在本文中將這些總線一起指代為參考數字120。可以通過一條或多條通信總線140A、 140B、 140C、 140D、 140E來耦合處理器130的各個部件，在本文中將這些總線一起指代為參考數字140。另外，
可以通過通信總線150來耦合處理器110、 130。電子裝置100還包括通過通信總線120E、 140E耦合到處理器110、 130的存儲器模塊160。在一個實施例中，通信總線120、 130和150可以被實現為點對點總線。
處理器IIO、 130可以是諸如通用處理器、處理在計算機網絡上傳送的數據的網絡處理器或包括精簡指令集計算機(RISC)處理器或複雜指令集計算機(CISC)的其它類型的處理器之類的任意處理器。處理單元112、 132可以被實現為諸如算術邏輯單元(ALU)之類的任意類型的中央處理單元(CPU)。
存儲器模塊160可以是諸如隨機存取存儲器(RAM)、動態隨機存取存儲器(DRAM)、隨機操作存儲器(ROM)、或它們的組合之類的任意存儲器。I/O模塊116、 136可以包括用於管理在各自的通信總線120、 130、 150和存儲器模塊160上的一個或多個輸入/輸出埠的邏輯。
在一個實施例中，高速緩存存儲器單元114、 134可以被體現為回寫式高速緩存模塊。高速緩存模塊114、 134暫時存儲由相應的處理器110、 130修改的數據值，從而減少需要把數據值寫回到存儲器模塊160的總線事務的數目。在圖l描述的實施例中，高速緩存模塊114、 134被集成到相應的處理器110、 130中。在替代的實施例中，高速緩存模塊114、 134可以位於處理器IIO、 130外部並且通過通信總線進行耦合。
在一些實施例中， 一致性控制器118、 138管理用於保持在高速緩存模塊114、 118中的高速緩存一致性的操作。例如，當處理單元112修改數據值時，在將修改後的數據值寫回到存儲器160之前，該修改後的數據值存在於它的高速緩存模塊114中。因此，存儲器模塊160和其它高速緩存單元(例如高速緩存134)將包含舊的數據值，直到將在高速緩存模塊114中的數據值寫回到存儲器模塊160為止。
一致性控制器118、 138可以實現一種或多種技術來保持在高速緩存模塊114、 138和存儲器模塊160之間的高速緩存一致性。高速緩存一致性技術典型地使用一致性狀態信息，其指示在高速緩存單元中的特定數據值是否是無效、經修改、被共享、被獨佔等。存在許多的高速緩存一致性技術，兩個流行的版本包括MESI高速緩存一致性協議和MOESI高速緩存一致性協議。縮略語MESI代表經修改、排他、被共享和無效狀態，而縮略語MOESI代表經修改、被擁有、排他、被共享和無效狀態。在替代的實施例中，高速緩存控制器118、 138可以實現總線廣播技術來保持高速緩存一致性。例如，在多總線系統中，在每一條總線上發起的總線事務可以向系統中的其它總線廣播。
在替代的實施例中，高速緩存控制器118、 138可以實現基於目錄的高速緩存一致性方法。在目錄技術中，主存儲器子系統通過存儲關於數據的額外信息來保持存儲器一致性。在主存儲器子系統中的額外信息可以指示l)哪個或哪些處理器已經獲得了數據值的副本，以及2)數據值的一致性狀態。例如，額外信息可以指示多於一個的處理器共享相同的數據值。而在另一個例子中，額外信息可以指示僅僅單個處理器具有修改特定數據值的權限。
在替代的實施例中，高速緩存控制器118、 138可以實現總線互連高速緩存一致性技術，其中一致性狀態信息關聯於存儲在各自的高速緩存單元114、 134中的數據值。由一致性控制器118、 138實現的特定高速緩存一致
性技術超出了本公開的範圍。
在一個實施例中， 一致性控制器118、 138可以被實現為邏輯單元，例如可在處理器IIO、 130上執行的軟體或固件。在替代的實施例中， 一致性控制器可以被實現為在處理器110、 130上的邏輯電路。
存儲器160包括用於管理裝置100的操作的作業系統180。在操作中，在計算機108上執行的一個或多個應用模塊162和/或庫164調用作業系統180來在計算機的處理器上執行一個或多個命令。作業系統180接著調用處理器IIO、 130和其它系統硬體的服務來執行所述命令。作業系統內核182 通常能被認為是負責執行許多作業系統功能的一個或多個軟體模塊。
各種設備驅動器184與安裝在裝置100中的硬體連接並通常控制所述 硬體。例如在Windows 2000作業系統中通過向"驅動器棧"上下傳遞被 稱為I/O請求分組(IRP)的消息，驅動器與其它驅動器和作業系統部件(例如， I/O管理器或內核182)進行通信。那些本領域的技術人員將會理解，可以"堆 疊(stack)"用於特定硬體設備的驅動器，以便向下指向硬體設備或向上返回 到作業系統(或其它程序模塊)的消息在到達它們的目的地之前經過在驅動 器棧中的驅動器的鏈。
在一個實施例中，內核182與作業系統功率管理(OSPM)模塊186連接。 OSPM模塊186包括可以被用來修改計算機系統100的某些部件的行為的 一個或多個軟體模塊，其典型地被用來根據預先配置的約束/功率節省設置 來管理功耗。
例如，在一個實施例中，OSPM模塊186可以實現ACPI功率管理協議 來將裝置100或連接到裝置100的設備在功率管理狀態之間轉換。高級控 制和功率接口(ACPI)是使得硬體狀態信息對計算機中的作業系統可用的規 範，所述計算機包括膝上型計算機、桌上型計算機、伺服器等。關於ACPI 的更多詳細信息，可以參見由康柏計算機公司、英特爾公司、微軟公司、 鳳凰科技有限公司和東芝公司共同定義的"Advanced Configuration and Power Interface Specification" (2002年3月31日的修訂版2.0a)。開發ACPI 規範以建立能夠實現具魯棒性的作業系統控制的主板設備配置、以及設備 和整個系統的功率管理的工業公共接口 。
ACPI規範定義裝置100、計算機處理器、或連接到裝置100的各種設 備可以處於的多個功率管理狀態。全局系統功率狀態包括G3(機械關閉)、 G2(軟體關閉)、Gl(休眠)和G0(工作)。設備功率狀態包括D3(關閉)、D0(完 全開啟)和Dl和D2，是依賴於設備的狀態。處理器功率狀態包括C0(指 令狀態)、Cl(低延遲)、C2和C3，其中C2和C3是功率節省狀態。休眠狀 態包括Sl(硬體保持系統上下文環境)、S2(CPU和系統高速緩存上下文環 境丟失)、S3(CPU、系統高速緩存和晶片組上下文環境丟失)、S4(僅保持平 臺上下文環境)和S5，其中S5需要系統的完全重啟。在ACPI規範中描述了關於各種功率管理狀態的詳細細節，其超出了本公開的範圍。
可以理解，在一些實施例中可以根據與ACPI協議不同的其它協議來實 現功率配置。
圖2是根據實施例的在電子裝置的處理器中的存儲器配置的示意圖。 參考圖2，處理器210可以對應於在圖1中描述的處理器110、 130中的一 個處理器。在圖2描述的實施例中，處理器210包括耦合到最後一級高速 緩存(LLC)控制器230的中央處理單元(CPU)和Ll/L2高速緩存220。存儲 器仲裁和控制模塊240將LLC控制器230耦合到外部存儲器260。
在圖2描述的實施例中，高速緩存性能監視單元(CPMU)232被耦合到 LLC控制器230。實際中，CPMU 232可以被實現為可在LLC控制器230 上執行的邏輯指令，或可以被簡化為硬線電路。在一些實施例中，CPMU 232 和LLC控制器230與OSPM模塊186協作來管理高速緩存存儲器的功率狀 態，使得高速緩存存儲器的一部分是使用的LLC高速緩存250，高速緩存 存儲器的一部分是未使用的LLC高速緩存252。在一個方面，CPMU 232 和LLC控制器230與OSPM模塊186協作來最小化或至少減少片外存儲器 訪問的數目，而不犧牲第二和更高級高速緩存的有功和/或漏洩功率。在一 些實施例中，CPMU 232和LLC控制器230與OSPM模塊186協作來動態 地提供最佳的功率有效配置。
返回參考圖1， OSPM模塊186具有對諸如電子設備100之類的電子設 備的給定工作負荷的性能和資源需求的可見性。如上面說描述的，可以從 電子設備動態地提取該信息或者可以在OSPM模塊186用來為平臺功率管
理控制配置和策略的表中定義。在一些實施例中，可以結合在電子設備的 運行期間動態獲得的信息來使用來自表的信息，以管理LLC的功率和性能 屬性。
圖3和4是根據實施例的說明高速緩存管理操作的流程圖。參考圖3， 在操作310， OSPM模塊186確定用於高速緩存存儲器的運行參數。在一些 實施例中，OSPM模塊186基於驅動器、服務、以及應用事件和/或信息來 確定平臺的當前運行模式。 一旦OSPM模塊186確定了當前運行模式，那 麼配置各種平臺功率管理工具(例如，高速緩存時鐘和功率門控、延遲需求 和性能需求)。在一些實施例中，OSPM模塊186可以從由運行模式索引的ACPI表獲得配置信息。在一些實施例中，表項還可以包括LLC配置約束。 這些約束是基於給定工作負荷的己知屬性，其確定最小和最大的LLC高速 緩存大小，以及諸如頻率之類的性能屬性。
在操作315，例如通過機器特定寄存器(MSR)寫入，OSPM模塊186將 從表獲得的運行參數傳遞到LLC控制器230。在替代的實施例中，可以通 過其它機制來傳遞參數，其包括但不限於輸入/輸出事務、MMIO和IPC機 制。在一些實施例中，CPMU 232包括計數器，其指示LLC命中(hit)、未 命中(miss)、停止周期計數(stall cycle count)禾口偵聽周期刷新(snoop cycle flush)的數目。CPMU 232保持上面提到的事件中的每一個的計數。將在 CPMU的寄存器中反映該事件計數。在設置最小/最大高速緩存大小後，LLC 控制器332將使這些計數器歸零(操作320)。
一旦建立了這些約束，OSPM模塊186使用CMPU 232來管理LLC的 性能。(例如，基於最大大小參數)LLC控制器230管理未使用的任何受影響 塊和功率門SRAM塊的高速緩存一致性。
在一些實施例中，CPMU生成一個或多個事件，其使得OSPM模塊186 來執行LLC的性能參數和特性的評價。在評價周期期間，OSPM模塊186 能夠基於性能數據來調節LLC的性能狀態。例如，OSPM模塊能夠將高速 緩存大小調節到下一個增加的大小(取決於狀態提升或下降)和/或調節LLC 的頻率。可以由在模式改變期間建立的最小/最大大小參數來對所述調節進 行約束。
可以使用兩種另外的機制來生成事件。 一種機制是內部定時器，其可 以簡單地當定時器期滿時生成事件。另一種機制包括訪問計數器的耗盡。 對LLC的每一個訪問(例如，來自核心或偵聽)減少訪問計數器。當計數器 到零時，可以生成事件。兩種機制都提供了用於OSPM模塊186來進行性 能數據的當前集合的評價的手段。訪問計數器是優選的方法，因為它提供 更有效的基於功率和性能的評價度量。
現在參考圖4，當生成了 CPMU事件(操作410)時，OSPM模塊186從 CPMU收集性能數據。如上所述，性能數據可以包括LLC命中、未命中、 停止周期計數和偵聽周期刷新的數目。在操作420，如果高速緩存命中率超 過閾值，那麼控制轉到操作425，並且減少性能等級或LLC高速緩存大小中的至少一個。當高速緩存被減小時(即，通過集合的禁用)，LLC控制器 230管理將任何髒行(dirty line)同步到主存儲器並且隨後時鐘門控被解分配 的SRAM塊。控制隨後轉到操作430，增加訪問計數器的閾值以減少評價/ 事件頻率。
相反，在操作420，如果命中率未超過閾值，那麼控制轉到操作435。 在操作435，如果未命中率超過閾值，那麼控制轉到操作440，並且增加性 能等級或LLC高速緩存大小中的至少一個。當高速緩存被增大時，LLC 230 將移除用於給定塊的任何時鐘門控(clockgating)並打開另外的通路/集合。控 制隨後轉到操作445，減少訪問計數器閾值以增加評價/事件頻率。在這些 動作結束之後，將通知CPMU232並且復位所有性能計數器。
在實施例中，可以在計算系統中實現圖3-4的操作。圖5說明了根據本 發明的實施例的計算系統500的框圖。計算系統500可以包括與互連網絡(或 總線)504通信的一個或多個中央處理單元(CPU)502或處理器。處理器502 可以是諸如通用處理器、(處理通過計算機網絡503傳送的數據的)網絡處理 器、或(包括精簡指令集計算機(RISC)處理器或複雜指令集計算機(CISC)的) 其它類型的處理器之類的任意處理器。另外，處理器502可以具有單核或 多核設計。具有多核設計的處理器502可以將不同類型的處理器核心集成 到同一集成電路(IC)管芯上。另外，可以將具有多核設計的處理器502實現 為對稱或非對稱多處理器。
晶片組506還可以與互連網絡504進行通信。晶片組506可以包括存 儲器控制中心(MCH)508。 MCH 508可以包括與存儲器512通信的存儲器控 制器510。存儲器512可以存儲數據和被CPU 502或包括在計算系統500 中的任何其它設備執行的指令序列。在本發明的一個實施例中，存儲器512 可以包括一個或多個易失性儲存(或存儲器)設備，例如隨機存取存儲器 (RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM) 或其它類型的存儲器。也可以使用諸如硬碟之類的非易失性存儲器。另外 的設備可以通過互連網絡404進行通信，例如多個CPU和/或多個系統存儲 器。
MCH 508還可以包括與圖形加速器516通信的圖形接口 514。在本發 明的一個實施例中，圖形接口 514可以經由加速圖形埠(AGP)與圖形加速器516進行通信。在本發明的實施例中，顯示器(例如平板顯示器)可以通過 例如信號轉換器與圖形接口 514進行通信，該信號轉換器將存儲在諸如視 頻存儲器或系統存儲器之類的儲存設備中的圖像的數字表示轉換為由顯示 器解釋和顯示的顯示信號。在由顯示器解釋和隨後在顯示器上顯示由顯示 設備產生的顯示信號之前，該顯示信號可以經過各種控制設備。
集線器接口 518可以允許MCH 508與輸入/輸出控制中心(ICH)520進 行通信。ICH 520可以提供到與計算系統500進行通信的I/O設備的接口 。 ICH 520可以通過外圍設備橋(或控制器)524與總線522進行通信，該外圍 設備橋(或控制器)524例如是外圍組件互連(PCI)橋、通用串行總線(USB)控 制器或其它類型的總線。橋524可以提供在CPU 502和外圍設備之間的數 據路徑。可以使用其它類型的拓撲結構。另外，多個總線可以例如通過多 個橋或控制器與ICH 520進行通信。另外，在本發明的各種實施例中，與 ICH 520通信的其它外圍設備可以包括集成驅動電路(IDE)或小型計算機系 統接口(SCSI)硬碟驅動器、USB埠、鍵盤、滑鼠、並口、串口、軟盤驅 動器、數字輸出支持(例如，數字視頻接口(DVI))或其它類型的外圍設備。
總線522可以與音頻設備526、 一個或多個盤驅動器528和網絡接口設 備530(其可以與計算機網絡503進行通信)進行通信。其它設備可以通過總 線522進行通信。另外，在本發明的一些實施例中，各種部件(例如網絡接 口設備530)可以與MCH 508進行通信。另夕卜，可以組合處理器502和MCH 508以形成單個晶片。另外，在本發明的其它實施例中，可以將圖形加速器 516包括在MCH508中。
另外，計算系統500可以包括易失性和/或非易失性存儲器(或存儲裝 置)。例如，非易失性存儲器可以包括下列中的一個或多個只讀存儲器 (ROM)、 可編程ROM(PROM)、 可擦除PROM(EPROM)、 電 EPROM(EEPROM)、盤驅動器(例如，528)、軟盤、緻密盤ROM(CD-ROM)、 數字多用途盤(DVD)、快閃記憶體、磁光碟、或者能夠存儲電子指令和/或數據的
其它類型的非易失性機器可讀介質。
圖6說明了根據本發明實施例的以點對點(PtP)配置排列的計算系統 600。特別地，圖6示出了通過多個點對點接口將處理器、存儲器和輸入/ 輸出設備互連的系統。如圖6所說明的，系統600可以包括幾個處理器，為了清楚起見僅示 出了其中的兩個處理器602和604。處理器602和604可以各自包括本地存 儲器控制中心(MCH)606和608，以與存儲器610和612進行通信。存儲器 610和/或612可以存儲諸如關於存儲器612所討論的那些數據之類的各種 數據。
處理器602和604可以是諸如關於圖4的處理器402所討論的那些處 理器之類的任意類型的處理器。處理器602和604可以分別使用PtP接口電 路616和618經由點對點(PtP)接口 614來交換數據。處理器602和604均 可以使用點對點接口電路626、 628、 630和632經由各自的PtP接口 622
和624分別與晶片組620交換數據。晶片組620還可以使用PtP接口電路 637經由高性能圖形接口 636與高性能圖形電路634交換數據。
可以在處理器602和604內提供本發明的至少一個實施例。而本發明 的其它實施例可以存在於其它電路、邏輯單元或在圖6的系統600內的設 備中。另外，本發明的其它實施例可以分布於遍及在圖6中說明的幾個電 路、邏輯單元或設備中。
晶片組620可以使用PtP接口電路641與總線640進行通行。總線640 可以具有與它進行通信的一個或多個設備，例如總線橋642和I/O設備643。 總線橋643可以經由總線644與諸如鍵盤/滑鼠645、通信設備646(例如調 制解調器、網絡接口設備、或可以通過計算機網絡603通信的其它類型的 通信設備)、音頻I/O設備和/或數據存儲設備648之類的其它設備進行通信。 數據存儲設備648可以存儲可由處理器602禾Q/或604執行的代碼649。
在圖5和6中描述的計算機系統是可以用來實現本文討論的各種實施 例的計算系統的實施例的示意圖。可以意識到，可以將在圖5和6中描述 的系統的各種部件組合到片上系統(SoC)體系結構中。
在本發明的各個實施例中，可以將本文(例如，關於圖2和3)討論的操 作實現為硬體(例如，邏輯電路)、軟體、固件或它們的組合，其可以被提供 為電腦程式產品，例如，包括具有存儲在其上的指令(或軟體過程)的機器 可讀或計算機可讀介質，該指令用於對計算機進行編程來執行本文討論的 過程。機器可讀介質可以包括諸如關於圖5和6所討論的那些設備之類的 任何類型的存儲設備。另外，這樣的計算機可讀介質可以作為電腦程式產品被下載，其中 可以經由通信鏈路(例如，數據機或者網絡連接)以包含於載波或其它傳 輸介質中的數據信號的方式從遠程計算機(例如，伺服器)將該程序傳送到請 求計算機(例如，客戶端)。因此，本文中載波將被認為包括機器可讀介質。
在說明書中提及的"一個實施例"或"實施例"意味著與該實施例關 聯描述的特定的特徵、結構或特性可以被包括在至少一個實現中。在說明 書的各個地方中出現的措詞"在一個實施例中"可能指代相同的實施例也 可能不總是指代相同的實施例。
另外，在說明書和權利要求中可以使用術語"耦合"和"連接"以及 它們的派生詞。在本發明的一些實施例中，可以使用"連接"來表明兩個 或更多元件相互之間是直接物理或電連接的。"耦合"可以意味著兩個或更 多元件是直接物理或電連接的。然而，"耦合"還可以意味著兩個或更多元 件相互之間可以不是直接連接的，但是仍然可以相互協作或交互。
因此，雖然用具體到結構特徵和/或方法動作的語言描述了本發明的實 施例，但是可以理解，不應將聲明的主題限制到所描述的具體特徵或動作。 與之形成對比，作為實現聲明的主題的示例形式公開了這些具體特徵和動 作。
權利要求
1、一種用於管理電子設備中的高速緩存存儲器的方法，包括在運行在所述電子設備上的功率管理模塊中確定用於所述高速緩存存儲器的至少一個運行參數；將用於所述高速緩存存儲器的所述至少一個運行參數傳遞到高速緩存控制器；根據所述至少一個運行參數來管理所述高速緩存存儲器；在所述功率管理模塊中評價來自所述高速緩存控制器的用於所述高速緩存存儲器的運行數據；以及在所述功率管理模塊中基於來自所述高速緩存控制器的用於所述高速緩存存儲器的所述運行數據來生成用於所述高速緩存存儲器的至少一個經修改的運行參數。
2、 根據權利要求1所述的方法，還包括將用於所述高速緩存存儲器的所述至少一個經修改的運行參數傳遞到 所述高速緩存控制器；以及根據所述至少一個經修改的運行參數來管理所述高速緩存存儲器。
3、 根據權利要求1所述的方法，其中，在運行在所述電子設備上的功 率管理模塊中確定用於所述高速緩存存儲器的至少一個運行參數包括下列 各項中的至少一項根據表來確定用於所述電子設備的工作負荷參數、或根據所述電子設 備上的運行狀況來實時地確定工作負荷參數。
4、 根據權利要求1所述的方法，其中，在運行在所述電子設備上的功率管理模塊中確定用於所述高速緩存存儲器的至少一個運行參數包括確定 下列各項中的至少一項最小的高速緩存大小、最大的高速緩存大小或高速緩存頻率。
5、 根據權利要求1所述的方法，其中，根據所述至少一個運行參數管理所述高速緩存存儲器包括下列各項中的至少一項 時鐘門控至少一個高速緩存存儲器塊；或 功率門控至少一個高速緩存存儲器塊。
6、 根據權利要求1所述的方法，其中，在所述功率管理模塊中評價來 自所述高速緩存控制器的用於所述高速緩存存儲器的運行數據包括評價下 列各項中的至少一項高速緩存命中計數、高速緩存未命中計數、停止周期計數或偵聽周期刷新計數。
7、 一種電子設備，包括處理單元、高速緩存存儲器、高速緩存控制器和功率管理模塊， 其中，所述功率管理模塊確定用於所述高速緩存存儲器的至少一個運行參數；以及將用於所述高速緩存存儲器的所述至少一個運行參數傳遞到高速緩存控制器；以及其中，所述高速緩存控制器根據所述至少一個運行參數來管理所述高速緩存存儲器；以及其中，所述功率管理模塊在所述功率管理模塊中評價來自所述高速緩存控制器的用於所述高速緩存存儲器的運行數據；以及在所述功率管理模塊中基於來自所述高速緩存控制器的用於所述 高速緩存存儲器的所述運行數據來生成用於所述高速緩存存儲器的至 少一個經修改的運行參數。
8、 根據權利要求7所述的電子設備，其中所述功率管理模塊還將用於所述高速緩存存儲器的所述至少一個經修改的運行參數傳遞到所述高速緩存控制器；以及所述高速緩存控制器根據所述至少一個經修改的運行參數來管理所述高速緩存存儲器。
9、 根據權利要求7所述的電子設備，其中，運行在所述電子設備上的所述功率管理模塊執行下列各項中的至少一項根據表來確定用於所述電子設備的工作負荷參數、或根據在所述電子 設備上的運行狀況來實時地確定工作負荷參數。
10、 根據權利要求7所述的電子設備，其中，運行在所述電子設備上的所述功率管理模塊確定下列各項中的至少一項最小的高速緩存大小、最大的高速緩存大小或高速緩存頻率。
11、 根據權利要求7所述的電子設備，其中，第一高速緩存控制器執行下列各項中的至少一項時鐘門控至少一個高速緩存存儲器塊；或功率門控至少一個高速緩存存儲器塊。
12、 根據權利要求7所述的電子設備，其中，運行在所述電子設備上的所述功率管理模塊評價下列各項中的至少一項高速緩存命中計數、高速緩存未命中計數、停止周期計數和偵聽周期 刷新計數。
13、 一種系統，包括 至少一個網絡接口卡；以及處理單元、第一高速緩存存儲器、第一高速緩存控制器和功率管理模塊，其中，所述功率管理模塊確定用於所述高速緩存存儲器的至少一個運行參數；以及將用於所述高速緩存存儲器的所述至少一個運行參數傳遞到高速緩存控制器；以及其中，所述高速緩存控制器根據所述至少一個運行參數來管理所述高速緩存存儲器；以及其中，所述功率管理模塊在所述功率管理模塊中評價來自所述高速緩存控制器的用於所述 高速緩存存儲器的運行數據；以及在所述功率管理模塊中基於來自所述高速緩存控制器的用於所述 高速緩存存儲器的所述運行數據來生成用於所述高速緩存存儲器的至 少一個經修改的運行參數。
14、 根據權利要求13所述的系統，其中所述功率管理模塊還將用於所述高速緩存存儲器的所述至少一個經修 改的運行參數傳遞到所述高速緩存控制器；以及所述高速緩存控制器根據所述至少一個經修改的運行參數來管理所述 高速緩存存儲器。
15、 根據權利要求13所述的系統，其中，所述功率管理模塊執行下列 各項中的至少一項根據表來確定工作負荷參數、或根據運行狀況來實時地確定工作負荷參數。
全文摘要
公開了用於管理高速緩存存儲器的方法和裝置。在一個實施例中，電子設備包括第一處理單元、第一高速緩存存儲器、第一高速緩存控制器和功率管理模塊，其中所述功率管理模塊確定用於所述高速緩存存儲器的至少一個運行參數並且將用於所述高速緩存存儲器的所述至少一個運行參數傳遞到高速緩存控制器。另外，所述第一高速緩存控制器根據所述至少一個運行參數來管理所述高速緩存存儲器，並且所述功率管理模塊在所述功率管理模塊中評價來自所述高速緩存控制器的用於所述高速緩存存儲器的運行數據，並且在所述功率管理模塊中基於來自所述高速緩存控制器的用於所述高速緩存存儲器的所述運行數據生成用於所述高速緩存存儲器的至少一個經修改的運行參數。
文檔編號G06F12/00GK101630287SQ20091013964
公開日2010年1月20日 申請日期2009年6月30日 優先權日2008年6月30日
發明者B·弗萊明, T·塔卡爾 申請人:英特爾公司