電平移位器和源極驅動器集成電路的製作方法
2023-07-31 21:24:56 3
本申請案主張2015年6月12日遞交的韓國專利申請案第10-2015-0083137號的優先權，所述申請案在此如同完全闡述一般出於所有目的以引用的方式併入本文中。
技術領域
本發明的實施例涉及一種電平移位器、一種源極驅動器集成電路以及一種柵極驅動器集成電路。
背景技術：
例如顯示裝置等電氣裝置可以包含電平移位器，所述電平移位器用於將各種電壓信號的電壓電平改變為所需電壓電平。
電平移位器被配置成包含多個電晶體的電路，以便輸出高電壓電平的輸出信號，所述輸出信號通過接收低電壓電平的輸入信號而經移位。另外，當常規電平移位器意圖將輸入信號的電壓電平改變為所要電平的電壓電平時，常規電平移位器並非快速將所述電壓電平改變為所要電壓電平。
此外，為了快速將電壓電平改變為所要電壓，需要大尺寸的電晶體。因此，在常規電平移位器中，存在晶片尺寸增大並且輸出上升或下降特性不好的輸出信號的問題。
技術實現要素：
根據本發明的實施例，提供一種能實現快速電壓電平轉換的高級電平移位器，以及一種包含所述電平移位器的源極驅動器集成電路和柵極驅動器集成電路。
根據本發明的實施例，提供一種具有允許小型化和高性能的電路結構的高級電平移位器，以及一種包含所述電平移位器的源極驅動器集成電路和柵極驅動器集成電路。
根據本發明的實施例，提供一種將接收輸入信號的電晶體實施為低電壓電晶體的電平移位器，以及一種包含所述電平移位器的源極驅動器集成電路和柵極驅動器集成電路。
根據本發明的實施例，提供一種減小輸出信號的上升時間與下降時間之間的偏差並縮短所述上升時間的電平移位器，以及一種包含所述電平移位器的源極驅動器集成電路和柵極驅動器集成電路。
根據本發明的一個方面，提供一種電平移位器。所述電平移位器包含：包含第一以及第二N溝道電晶體的低電壓輸入電路，所述第一以及第二N溝道電晶體接收低電壓電平的輸入信號以及通過將所述輸入信號反轉而獲得的反相輸入信號；高電壓輸出電路，所述高電壓輸 出電路用於接收驅動電壓，並且向第一以及第二輸出埠輸出與所述驅動電壓的電壓電平相對應的高電壓電平的輸出信號以及通過將所述輸出信號反轉而獲得的反相輸出信號；以及電壓降電路，所述電壓降電路經配置以電連接在低電壓輸入電路的第一以及第二N溝道電晶體的漏極節點與高電壓輸出電路的第一以及第二輸出埠之間，並且使得第一以及第二N溝道電晶體的漏極節點的電壓電平低於第一以及第二輸出埠的電壓電平。
根據本發明的另一個方面，提供一種電平移位器。所述電平移位器包含：輸入電晶體，所述輸入電晶體用於接收預定電壓電平的輸入信號；輸出電晶體，所述輸出電晶體用於輸出高於輸入信號的電壓電平的電壓電平的輸出信號；以及電壓降電晶體，所述電壓降電晶體受偏置電壓控制並且電連接在輸出電晶體的柵極節點與輸入電晶體的漏極節點之間。
根據本發明的另一個方面，提供一種源極驅動器集成電路。所述源極驅動器集成電路包含：鎖存電路，所述鎖存電路用於存儲數字圖像信號；電平移位器，所述電平移位器用於使數字圖像信號的電壓電平移位；數模轉換器，所述數模轉換器用於將具有經移位電壓電平的數字圖像信號轉換成模擬圖像信號；以及輸出緩衝器，所述輸出緩衝器用於輸出模擬圖像信號。
在所述源極驅動器集成電路中，所述電平移位器可以包含：包含第一以及第二N溝道電晶體的低電壓輸入電路，所述第一以及第二N溝道電晶體接收與數字圖像信號相對應的輸入信號以及通過將所述輸入信號反轉而獲得的反相輸入信號；高電壓輸出電路，所述高電壓輸出電路用於接收驅動電壓，並且向第一以及第二輸出埠輸出與所述驅動電壓的電壓電平相對應的高電壓電平的輸出信號以及通過將所述輸出信號反轉而獲得的反相輸出信號；以及電壓降電路，所述電壓降電路經配置以電連接在低電壓輸入電路的第一以及第二N溝道電晶體的漏極節點與高電壓輸出電路的第一以及第二輸出埠之間，並且使得第一以及第二N溝道電晶體的漏極節點的電壓電平低於輸出信號或反相輸出信號。
根據本發明的另一個方面，提供一種顯示裝置。所述顯示裝置包含：顯示面板，在所述顯示面板中布置了多個數據線和多個柵極線；以及數據驅動單元，所述數據驅動單元用於驅動多個數據線；以及柵極驅動單元，所述柵極驅動單元用於驅動多個柵極線。
在顯示裝置中，數據驅動單元可以包含至少一個包含電平移位器的源極驅動器集成電路以用於使輸入數字圖像信號的電壓電平移位。
包含於每個源極驅動器集成電路中的電平移位器可以包含：包含第一以及第二N溝道電晶體的低電壓輸入電路，所述第一以及第二N溝道電晶體接收與數字圖像信號相對應的輸入信號以及通過將所述輸入信號反轉而獲得的反相輸入信號；高電壓輸出電路，所述高電壓輸出電路用於接收驅動電壓，並且向第一以及第二輸出埠輸出與所述驅動電壓的電壓電平相對應的高電壓電平的輸出信號以及通過將所述輸出信號反轉而獲得的反相輸出信號；以及電壓降電路，所述電壓降電路經配置以電連接在低電壓輸入電路的第一以及第二N溝道電晶體的漏極節點與高電壓輸出電路的第一以及第二輸出埠之間，並且使得第一以及第二N溝道電晶體的漏極節點的電壓電平低於輸出信號或反相輸出信號。
根據本發明的另一個方面，提供一種柵極驅動器集成電路。所述柵極驅動器集成電路包含：移位寄存器，所述移位寄存器用於產生和輸出邏輯信號以基於柵極控制信號確定柵極線的導通/斷開；電平移位器，所述電平移位器用於移位和輸出從移位寄存器輸出的邏輯信號的電壓電平；以及輸出緩衝器，所述輸出緩衝器用於將從電平移位器輸出的信號輸出到柵極線 作為掃描信號。
在所述柵極驅動器集成電路中，所述電平移位器可以包含：包含第一以及第二N溝道電晶體的低電壓輸入電路，所述第一以及第二N溝道電晶體接收與邏輯信號相對應的輸入信號以及通過將所述輸入信號反轉而獲得的反相輸入信號；高電壓輸出電路，所述高電壓輸出電路用於接收驅動電壓，並且向第一以及第二輸出埠輸出與所述驅動電壓的電壓電平相對應的高電壓電平的輸出信號以及通過將所述輸出信號反轉而獲得的反相輸出信號；以及電壓降電路，所述電壓降電路經配置以電連接在低電壓輸入電路的第一以及第二N溝道電晶體的漏極節點與高電壓輸出電路的第一以及第二輸出埠之間，並且使得第一以及第二N溝道電晶體的漏極節點的電壓電平低於輸出信號或反相輸出信號。
根據如上所述的本發明的實施例，可以提供一種能實現快速電壓電平轉換的高級電平移位器，以及一種包含所述電平移位器的源極驅動器集成電路和柵極驅動器集成電路。
此外，根據本發明的實施例，可以提供一種具有允許小型化和高性能的電路結構的高級電平移位器，以及一種包含所述電平移位器的源極驅動器集成電路和柵極驅動器集成電路。
另外，根據本發明的實施例，可以提供一種將接收輸入信號的電晶體實施為低電壓電晶體的電平移位器，以及一種包含所述電平移位器的源極驅動器集成電路和柵極驅動器集成電路。
此外，根據本發明的實施例，可以提供一種減小輸出信號的上升時間與下降時間之間的偏差並縮短所述上升時間的電平移位器，以及一種包含所述電平移位器的源極驅動器集成電路和柵極驅動器集成電路。
附圖說明
通過以下結合附圖進行的詳細描述可以更加清楚地了解本發明的上述以及其它目的、特徵和優點，其中：
圖1是示出根據本發明的實施例的初級電平移位器的電路圖。
圖2示出根據本發明的實施例的初級電平移位器的輸出信號的波形。
圖3到圖5是示出根據本發明的實施例的高級電平移位器的電路圖。
圖6和圖7是示出根據本發明的實施例的高級電平移位器的操作的電路圖。
圖8示出根據本發明的實施例的高級電平移位器的輸出信號的波形。
圖9是示出根據本發明的實施例的初級電平移位器與高級電平移位器之間性能和尺寸的比較圖形。
圖10是示出根據本發明的實施例的顯示裝置的系統配置圖。
圖11是在根據本發明的實施例的顯示裝置中的源極驅動器集成電路的方框圖。
圖12是在根據本發明的實施例的顯示裝置中的柵極驅動器集成電路的方框圖。
附圖標號
310：低電壓輸入電路
320：高電壓輸出電路
330：電壓降電路
1000：顯示裝置
1010：顯示面板
1020：數據驅動單元
1030：柵極驅動單元
1040：時序控制器
1110：移位寄存器
1120：第一鎖存器
1130：第二鎖存器
1140：電平移位器
1150：數模轉換器
1160：輸出緩衝器
1210：移位寄存器
1220：電平移位器
1230：輸出緩衝器
具體實施方式
在下文中，將參考示意性附圖詳細描述本發明的一些實施例。在用參考標號標示附圖的元件時，將用相同參考標號標示相同元件，雖然這些元件是在不同的附圖中顯示的。此外，在本發明的以下描述中，當併入本文中的已知功能和配置的詳細描述可能會使本發明的標的物實際上不清楚時，將省略所述詳細描述。
另外，在描述本發明的組件時，可能在本文中使用例如第一、第二、A、B、(a)、(b)等的術語。這些術語中的每一個並非用於界定對應組件的本質、排序或順序，而是僅用於區分對應組件與其它組件。在描述某一結構元件「連接到」、「耦合到」或「接觸」另一結構元件的情況下，應解釋為另一結構元件可以「連接到」、「耦合到」或「接觸」所述結構元件以及所述某一結構元件直接連接到或直接接觸另一結構元件。
圖1是示出根據本發明的實施例的初級電平移位器(Level Shifter，LS)的電路圖。
參考圖1，通過低電壓輸入電路和高電壓輸出電路配置根據實施例的初級電平移位器(Level Shifter，LS)。
參考圖1，低電壓輸入電路可以包含接收低電壓電平(例如，0V～1.8V)的輸入信號(IN)的第一N溝道電晶體(NT1)以及接收通過將所述輸入信號反轉而獲得的反相輸入信號(INB)的第二N溝道電晶體(NT2)。
參考圖1，高電壓輸出電路可以接收驅動電壓(VDD)，並且向第一和第二輸出埠(NOUT和NOUTB)輸出與驅動電壓(VDD)的電壓電平(例如，18V)相對應的高電壓電平(例如，0V～18V)的輸出信號(OUT)和通過將所述輸出信號反轉而獲得的反相輸出信號(OUTB)。
高電壓輸出電路可以包含：第一高電壓輸出電晶體(PT1)，其具有電連接到驅動電壓源節點(NVDD)(高電壓電平(例如，18V)的驅動電壓(VDD)供應到所述驅動電壓源節點上)的源極節點、電連接到第二輸出埠(NOUTB)的漏極節點以及電連接到第一輸出埠(NOUT)的柵極節點；以及第二高電壓輸出電晶體(PT2)，其具有電連接到驅動電壓源節點(NVDD)(高電壓電平(例如，18V)的驅動電壓(VDD)供應到所述驅動電壓源節點上)的 源極節點、電連接到第一輸出埠(NOUT)的漏極節點以及電連接到第二輸出埠(NOUTB)的柵極節點。
在此，第一高電壓輸出電晶體(PT1)和第二高電壓輸出電晶體(PT2)可以是(例如)P溝道電晶體。
配置如圖1中所示的初級電平移位器(level shifter，LS)的所有電晶體(NT1、NT2、PT1和PT2)都是「高電壓電晶體(HV-TR)」，其中高於預定義低電壓電平的上限參考電壓(例如，約4V)的高電壓(High Voltage，HV)被施加到漏極節點(或源極節點)。
在如圖1中所示的初級電平移位器(level shifter，LS)中，由於施加到與高電壓電晶體(HV-TR)相對應的第一和第二N溝道電晶體(NT1和NT2)的輸入信號(IN)的電壓電平(例如，1.8V)比第一和第二N溝道電晶體(NT1和NT2)的導通電平(例如，18V)低得多，因此第一和第二N溝道電晶體(NT1和NT2)可以不「完全導通」且可以「輕微導通」。
因此，「輕微導通」的第一和第二N溝道電晶體(NT1和NT2)相較於其中「完全導通」的第一和第二N溝道電晶體(NT1和NT2)的情況使電流流動更小。
當允許電流以所要電平流動時，第一和第二N溝道電晶體(NT1和NT2)的溝道寬度應設計為較大。這使得電平移位器(level shifter，LS)的整體尺寸以及第一和第二N溝道電晶體(NT1和NT2)的尺寸較大。
此外，當設計以使得電平移位器(level shifter，LS)在例如工藝/電壓/溫度等變化條件下操作時，未「完全導通」的第一和第二N溝道電晶體(NT1和NT2)的初級電平移位器(level shifter，LS)被「輕微導通」且對應於高電壓電晶體(HV-TR)，在如圖2中所示的典型條件下，輸出信號(OUT)或反相輸出信號(OUTB)的上升時間和下降時間可能延長並且重疊間隔可能延長。此外，輸出信號的上升時間與下降時間之間的偏差可能很大。
將參考圖3到圖9描述可以解決初級電平移位器(Level Shifter，LS)的缺點的高級電平移位器(Advanced Level Shifter，ALS)。
圖3到圖5是示出根據本發明的實施例的三種類型(A型、B型和C型)高級電平移位器(advanced level shifter，ALS)的結構的電路圖。
參考圖3到圖5，不論類型，通過低電壓輸入電路310、高電壓輸出電路320、電壓降電路330等配置根據本發明的實施例的高級電平移位器(advanced level shifter，ALS)。
首先，圖3示出具有最簡單結構的A型結構的高級電平移位器(advanced level shifter，ALS)。
低電壓輸入電路310可以包含接收低電壓電平的輸入信號(IN)的第一N溝道電晶體(NT1)以及接收通過將所述輸入信號反轉而獲得的反相輸入信號(INB)的第二N溝道電晶體(NT2)。
在低電壓輸入電路310中，第一N溝道電晶體(NT1)包含例如接地電壓等基極電壓(VSS)施加到其上的源極節點、輸入信號(IN)施加到其上的柵極節點以及電連接到第二輸出埠(NOUTB)的漏極節點(Na1)。
在低電壓輸入電路310中，第二N溝道電晶體(NT2)包含基極電壓(VSS)施加到其上的源極節點、反相輸入信號(INB)施加到其上的柵極節點以及電連接到第一輸出埠(NOUT)的漏極節點(Na2)。
高電壓輸出電路320可以接收驅動電壓(VDD)，並且向第一和第二輸出埠(NOUT和 NOUTB)輸出與驅動電壓(VDD)的電壓電平(例如，18V)相對應的高電壓電平的輸出信號(OUT)以及通過將所述輸出信號反轉而獲得的反相輸出信號(OUTB)。
高電壓輸出電路320可以包含第一高電壓輸出電晶體(PT1)和第二高電壓輸出電晶體(PT2)。
第一高電壓輸出電晶體(PT1)具有電連接到驅動電壓源節點(NVDD)(高電壓電平(例如，18V)的驅動電壓(VDD)供應到所述驅動電壓源節點上)的源極節點、電連接到第二輸出埠(NOUTB)的漏極節點以及電連接到第一輸出埠(NOUT)的柵極節點。
第二高電壓輸出電晶體(PT2)具有電連接到驅動電壓源節點(NVDD)(高電壓電平(例如，18V)的驅動電壓(VDD)供應到所述驅動電壓源節點上)的源極節點、電連接到第一輸出埠(NOUT)的漏極節點以及電連接到第二輸出埠(NOUTB)的柵極節點。
如圖3中所示，包含於高電壓輸出電路320中的第一高電壓輸出電晶體(PT1)和第二高電壓輸出電晶體(PT2)可以是(例如)P溝道電晶體。
電壓降電路330電連接在低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)的漏極節點(Na1和Na2)與高電壓輸出電路320中的第一和第二輸出埠(NOUT和NOUTB)之間，並且可以使第一和第二N溝道電晶體(NT1和NT2)的漏極節點(Na1和Na2)的電壓電平(例如，低於或等於約4V)比第一和第二輸出埠(NOUT和NOUTB)的電壓電平(例如，約18V)更低。
電壓降電路330可以包含(例如)第一電壓降電晶體(NDT1)和第二電壓降電晶體(NDT2)。
如圖3中所示，包含於電壓降電路330中的第一電壓降電晶體(NDT1)和第二電壓降電晶體(NDT2)可以是(例如)N溝道電晶體。
第一電壓降電晶體(NDT1)和第二電壓降電晶體(NDT2)可以共同接收至柵極節點的偏置電壓(N-bias)，並且可以一直通過施加到柵極節點的偏置電壓(N-bias)導通。
第一電壓降電晶體(NDT1)(至其偏置電壓(N-bias)施加到柵極節點)可以電連接在第一N溝道電晶體(NT1)的漏極節點(Na1)與第二輸出埠(NOUTB)之間。
第二電壓降電晶體(NDT2)(至其偏置電壓(N-bias)施加到柵極節點)可以電連接在第二N溝道電晶體(NT2)的漏極節點(Na2)與第一輸出埠(NOUT)之間。
同時，參考圖3，包含於高電壓輸出電路320中的第一高電壓輸出電晶體(PT1)和第二高電壓輸出電晶體(PT2)以及包含於電壓降電路330中的第一電壓降電晶體(NDT1)和第二電壓降電晶體(NDT2)對應於「高壓電晶體(HV-TR)」，在所述高壓電晶體(HV-TR)中高於預定義低電壓電平的上限參考電壓(例如，約4V)的高電壓(High Voltage，HV)被施加到漏極節點。
如上所述，第一電壓降電晶體(NDT1)和第二電壓降電晶體(NDT2)被設計為高電壓電晶體，並且施加到連接到第二輸出埠(NOUTB)的第一電壓降電晶體(NDT1)的漏極節點(或源極節點)以及連接到第一輸出埠(NOUT)的第二電壓降電晶體(NDT2)的漏極節點(或源極節點)的電壓被設計為高於施加到第一裕度控制電晶體(MT1)的漏極節點(或源極節點，Nb1)和第二裕度控制電晶體(MT2)的漏極節點(或源極節點，Nb2)的電壓，使得電平移位器中的低電壓電晶體(MT1、MT2、NT1和NT2)可以受到保護。
相比而言，包含於低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)對應於「低電壓電晶體(LV-TR)」，在所述低電壓電晶體(LV-TR)中，低於或等於預定義低電 壓電平的上限參考電壓(例如，約4V)的低電壓(Low Voltage，LV)被施加到漏極節點(或源極節點)。
因此，由於根據電壓降電路330的電壓降，包含於低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)的漏極節點(Na1和Na2)的電壓可以低於或等於低電壓電平的上限參考電壓(例如，約4V)。
也就是說，根據在包含於電壓降電路330中的第一和第二電壓降電晶體(NDT1和NDT2)的漏極節點與源極節點之間的電壓降，包含於低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)的漏極節點(Na1和Na2)的電壓低於或等於低電壓電平的上限參考電壓(例如，約4V)，並且第一和第二N溝道電晶體(NT1和NT2)可以用作「低電壓電晶體(LV-TR)」。
如上所述，由於第一和第二N溝道電晶體(NT1和NT2)通過包含於電壓降電路330中的第一和第二電壓降電晶體(NDT1和NDT2)用作「低電壓電晶體(LV-TR)」，因此第一和第二N溝道電晶體(NT1和NT2)的溝道寬度可以設計為較小。
第一和第二N溝道電晶體(NT1和NT2)的尺寸減小大於因圖3中的電壓降電路330的額外配置引起的尺寸增大。因此，可以大大減小具有A型結構的高級電平移位器(ALS-A型)的整體尺寸。
然而，由於例如工藝誤差等原因，可能並未在所要電平下實施因包含於電壓降電路330中的第一和第二電壓降電晶體(NDT1和NDT2)引起的電壓降。因此，包含於低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)的漏極節點(Na1和Na2)的電壓可以相較於低電壓電平的上限參考電壓(例如，約4V)增大。
包含於低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)可以不「完全導通」且可以「輕微導通」。
因此，根據實施例的高級電平移位器(advanced level shifter，ALS)可以進一步包含用於電壓裕度獲取的額外電路配置，以防止包含於低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)的漏極節點(Na1和Na2)的電壓因例如工藝誤差等原因而降低到所要電平。
如上所述，添加了用於電壓裕度獲取的電路配置的類型的高級電平移位器(advanced level shifter，ALS)被稱為B型。將參考圖4描述此類型ALS。
參考圖4，在具有B型結構的高級電平移位器(ALS-B型)中，電壓降電路330可以進一步包含第一裕度控制電晶體(MT1)和第二裕度控制電晶體(MT2)，從而使得包含於低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)的漏極節點(Na1和Na2)的電壓能在任何情況下降低到所要電平。
如圖4中所示的具有B型結構的高級電平移位器(ALS-B型)與具有A型的高級電平移位器(ALS-A型)在其餘電路元件方面相同，不同之處在於電壓降電路330另外包含第一裕度控制電晶體(MT1)和第二裕度控制電晶體(MT2)。
因此，在描述具有B型結構的高級電平移位器(ALS-B型)時，將主要集中描述與具有A型結構的高級電平移位器(ALS-A型)不同的部分，即，用於電壓裕度獲取的電路配置(第一裕度控制電晶體(MT1)和第二裕度控制電晶體(MT2))。
與用於電壓裕度獲取的電路配置相對應的第一裕度控制電晶體(MT1)所述第二裕度控 制電晶體(MT2)可以是(例如)N溝道電晶體。
參考圖4，第一裕度控制電晶體(MT1)可以電連接在第一電壓降電晶體(NDT1)與第一N溝道電晶體(NT1)的漏極節點(Na1)之間。
第二裕度控制電晶體(MT2)可以電連接在第二電壓降電晶體(NDT2)與第二N溝道電晶體(NT2)的漏極節點(Na2)之間。
第一裕度控制電晶體(MT1)和第二裕度控制電晶體(MT2)可以共用通過柵極節點接收預定柵極電壓(VCC)。
此外，第一裕度控制電晶體(MT1)和第二裕度控制電晶體(MT2)可以一直導通。
參考圖4，雖然第一和第二電壓降電晶體(NDT1和NDT2)的漏極節點(Nb1和Nb2)的電壓相較於低電壓電平的上限參考電壓(例如，約4V)增大，但是出現因第一裕度控制電晶體(MT1)和第二裕度控制電晶體(MT2)引起的額外電壓降，使得第一和第二N溝道電晶體(NT1和NT2)的漏極節點(Na1和Na2)可以降低至所要電平(低電壓電平)。
因此，第一和第二N溝道電晶體(NT1和NT2)可以用作「低電壓電晶體(LV-TR)」從而被「完全導通」。
因此，可以進一步縮短輸出信號(OUT)或反相輸出信號(OUTB)的上升時間(Rising Time，RT)和下降時間(Falling Time，FT)，並且可以大大縮短RT與FT之間的偏差(ART-FT)。
如上所述，第一和第二N溝道電晶體(NT1和NT2)可以用作「低電壓電晶體(LV-TR)」從而被「完全導通」。此外，可以將第一和第二N溝道電晶體(NT1和NT2)的溝道寬度設計為較小。
第一和第二N溝道電晶體(NT1和NT2)的尺寸減小大於因圖4中的電壓降電路330的額外配置引起的尺寸增大。因此，可以大大減小具有B型結構(ALS-B型)的高級電平移位器的整體尺寸。
同時，參考圖4，包含於高電壓輸出電路320中的第一高電壓輸出電晶體(PT1)和第二高電壓輸出電晶體(PT2)以及包含於電壓降電路330中的第一電壓降電晶體(NDT1)和第二電壓降電晶體(NDT2)對應於「高壓電晶體(HV-TR)」，在所述高壓電晶體(HV-TR)中高於預定義低電壓電平的上限參考電壓(例如，約4V)的高電壓(High Voltage，HV)被施加到漏極節點。
相比而言，包含於低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)對應於「低電壓電晶體(LV-TR)」，在所述低電壓電晶體(LV-TR)中，低於低電壓電平的上限參考電壓(例如，約4V)的低電壓(Low Voltage，LV)被施加到漏極節點。
此外，包含於電壓降電路300中的第一裕度控制電晶體(MT1)和第二裕度控制電晶體(MT2)可以是「低電壓電晶體(LV-RT)」，在所述低電壓電晶體(LV-RT)中，低電壓電平的上限參考電壓(例如，約4V)被施加到漏極節點。
同時，高於低電壓電平的上限參考電壓(例如，約4V)的電壓不被限定為高電壓(High Voltage，HV)電平，而是可以進一步被細分為中電壓(Middle Voltage，MV)電平和高電壓(High Voltage，HV)電平。
在這種情況下，第一和第二裕度控制電晶體(MT1和MT2)可以是「中間電壓電晶體(MV-TR)」，在所述中間電壓電晶體(MV-TR)中，高於低電壓電平的上限參考電壓(例如，約4V)並且低於或等於中間電壓電平的上限參考電壓(例如，約8～10V)的中間電壓被施 加到漏極節點。
同時，在如圖3中所示的具有A型的高級電平移位器(ALS-A型)或如圖4中所示的具有B型的高級電平移位器(ALS-B型)中，為了將流入包含於高電壓輸出電路320中的第一高電壓輸出電晶體(PT1)和第二高電壓輸出電晶體(PT2)的電流控制為較小，可以為高電壓電路320另外配置用於控制電流的電路。
在下文中，將參考圖5描述其中可以為如圖4中所示的具有B型的高級電平移位器(ALS-B型)中的高電壓電路320另外配置用於控制電流的電路的情況。
如圖5中所示的高級電平移位器被稱為具有C型的高級電平移位器(ALS-C型)。
參考圖5，在具有C型的高級電平移位器(ALS-C型)中，高電壓輸出電路320可以進一步包含第一電流控制電晶體(PDT1)和第二電流控制電晶體(PDT2)作為電流控制電路配置。
參考圖5，第一電流控制電晶體(PDT1)可以由偏置電壓(P-bias)控制，並且連接在驅動電壓源節點(NVDD)和第一高電壓輸出電晶體(PT1)的源極節點之間。
第二電流控制電晶體(PDT2)可以由偏置電壓(P-bias)控制，並且連接在驅動電壓源節點(NVDD)和第二高電壓輸出電晶體(PT2)的源極節點之間。
因第一電流控制電晶體(PDT1)和第二電流控制電晶體(PDT2)而引起出現電壓降，使得第一電壓輸出電晶體(PT1)和第二高電壓輸出電晶體(PT2)的漏極節點(Nc1和Nc2)的電壓可以相較於驅動電壓(VDD)降低。
因此，輸出信號(OUT)或反相輸出信號(OUTB)的電壓可以是這樣的電壓：其雖具有高電壓電平，但不是驅動電壓(VDD)而是比所述電壓略低的電壓。
此外，第一電流控制電晶體(PDT1)和第二電流控制電晶體(PDT2)可以將流向第一電壓輸出電晶體(PT1)和第二高電壓輸出電晶體(PT2)的電流控制為較小。
圖6和7是示出根據本發明的實施例的高級電平移位器(Advanced Level Shifter，ALS)的操作的電路圖。
作為實例，將描述具有C型(ALS-C型)的高級電平移位器的操作。
在描述根據本發明的實施例的高級電平移位器(Advanced Level Shifter，ALS)的操作之前，將在圖6中說明主節點的電壓。
參考圖6，屬於低電壓輸入電路310的第一和第二N溝道電晶體(NT1和NT2)接收(例如)1.8V的輸入信號(IN)或反相輸入信號(INB)。
在此，輸入信號(IN)或反相輸入信號(INB)可以是邏輯信號，並且可以被輸出為1.8V的高電平或被提供為0V的低電平(LOW)。
根據本發明的實施例的高級電平移位器(advanced level shifter，ALS)接收1.8V的低電壓電平的輸入信號(IN)並且輸出(例如)約15V的高電壓電平的輸出信號(OUT)。在此，輸出信號(OUT)對應於具有與輸入信號(IN)相對應的波形的信號。此外，反相輸出信號(OUTB)對應於具有與反相輸入信號(INB)相對應的波形的信號。
在此，輸出信號(OUT)或反相輸出信號(OUTB)可以是邏輯信號，並且可以被輸出為15V的高邏輯電平或被輸出為0V的低邏輯電平(LOW)。
參考圖7，當與高邏輯電平(HIGH)的邏輯信號相對應的輸入信號(IN)施加到第一N溝道電晶體(NT1)的柵極節點時，即，當具有低電壓電平的電壓(1.8V)的輸入信號(IN) 施加到第一N溝道電晶體(NT1)的柵極節點時，第一N溝道電晶體(NT1)被導通。
因此，第一N溝道電晶體(NT1)的漏極節點因基極電壓(VSS)而變為低邏輯電平(LOW)的電壓狀態。
根據其中第一裕度控制電晶體(MT1)和第一電壓降電晶體(NDT1)被導通的狀態，第二輸出埠(NOUTB)也變為低邏輯電平(LOW)的電壓狀態。因此，與低邏輯電平(LOW)相對應的0V的反相輸出信號(OUTB)輸出到第二輸出埠(NOUTB)。由於反相輸出信號(OUTB)可以輸出為15V，因此反相輸出信號(OUTB)對應於高電壓電平。
因此，由於電連接到第二輸出埠(NOUTB)的第二高電壓輸出電晶體(PT2)的柵極節點也變為低邏輯電平(LOW)的電壓狀態，所以與P溝道電晶體相對應的第二高電壓輸出電晶體(PT2)被導通。
因為第二電流控制電晶體(PDT2)被導通，所以根據驅動電壓(VDD)而發生電壓降的電壓(約15V)施加到第一輸出埠(NOUT)。也就是說，第一輸出埠(NOUT)將處於約15V的高邏輯電平(HIGH)的電壓狀態中。
因此，與高邏輯電平(HIGH)相對應的15V的高電壓電平的輸出信號(OUT)輸出到第一輸出埠(NOUT)。由於第一輸出埠(NOUT)處於高邏輯電平(HIGH)的電壓狀態中，因此與P溝道電晶體相對應的第一高電壓輸出電晶體(PT1)處於斷開狀態。
如上所述，第一高電壓輸出電晶體(PT1)接收驅動電壓(VDD)並向第二輸出埠(NOUTB)輸出反相輸出信號(OUTB)，並且第二高電壓輸出電晶體(PT2)接收驅動電壓(VDD)並向第一輸出埠(NOUT)輸出輸出信號(OUT)。
圖8示出根據本發明的實施例的高級電平移位器的輸出信號的波形，並且圖9是示出根據本發明的實施例的初級電平移位器(Level Shifter，LS)與高級電平移位器(advanced level shifter，ALS)之間性能和尺寸的比較圖形。
參考圖8，根據實施例的高級電平移位器(advanced level shifter，ALS)可以看出上升時間和下降時間相較於初級電平移位器(level shifter，LS)的輸出信號(圖2)縮短。
這將通過圖9看出，並且參考圖9，當初級電平移位器(level shifter，LS)的上升時間為1.00時，高級電平移位器(advanced level shifter，ALS)的上升時間變為0.30，使得可以將上升時間縮短約70％。
此外，參考圖9，當初級電平移位器(level shifter，LS)的下降時間為1.00時，高級電平移位器(advanced level shifter，ALS)的下降時間變為0.80，使得可以將下降時間縮短約20％。
在上升時間和下降時間的減小以及上升時間與下降時間之間的偏差(Δ(RT-FT))方面，當初級電平移位器(level shifter，LS)的偏差為1.00時，高級電平移位器(advanced level shifter，ALS)的偏差變為0.01，由此使偏差減少了約90％。
上升時間和下降時間的減小與第一和第二N溝道電晶體(NT1和NT2)用作「完全導通」的低電壓電晶體(LV-TR)的事實有關。
如上所述，當第一和第二N溝道電晶體(NT1和NT2)「完全導通」時，由於第一和第二N溝道電晶體相較於「輕微導通」使許多電流流動，因此第一和第二N溝道電晶體形成所要性能並且可以使第一和第二N溝道電晶體(NT1和NT2)的溝道寬度設計為較小。
因此，在高級電平移位器(advanced level shifter，ALS)的情況下，其尺寸可以相較於初級電平移位器(level shifter，LS)的尺寸大大減小。
參考圖9，當初級電平移位器(level shifter，LS)的尺寸為1.00時，高級電平移位器(advanced level shifter，ALS)的尺寸變為0.58，使得其尺寸被減小約42％。
下文是其中根據如上所述的本發明的實施例的電平移位器(advanced level shifter，ALS)用作使顯示裝置中使用的各種電壓的電壓電平移位的電路的實例。
圖10是示出根據本發明的實施例的顯示裝置1000的系統配置圖。
參考圖10，根據實施例的顯示裝置1000可以包含：顯示面板1010，在所述顯示面板中布置了多個數據線(DL)和多個柵極線(GL)並且布置了多個子像素(SP)；以及數據驅動單元1020，所述數據驅動單元用於驅動多個數據線(DL)；柵極驅動單元1030，所述柵極驅動單元用於驅動多個柵極線(GL)；以及時序控制器1040，所述時序控制器用於控制數據驅動單元1020和柵極驅動單元1030等。
數據驅動單元1020將從時序控制器1040輸入的數字圖像信號(圖像數據，DATA)轉換成與模擬圖像信號相對應的數據電壓，並且將轉換後的電壓供應到多個數據線，由此驅動所述多個數據線。
柵極驅動單元1030依次將掃描信號供應到多個柵極線，由此依次驅動所述多個柵極線(GL)。
時序控制器1040將各種控制信號(DCS和GCS)供應到數據驅動單元1020和柵極驅動單元1030，且接著控制數據驅動單元1020和柵極驅動單元1030。
時序控制器1040根據每個幀中實施的時序開始掃描，並且將自外部輸入的圖像數據更改為適於在數據驅動單元1020中使用的數據信號類型、輸出與更改後的圖像數據相對應的數字圖像信號(DATA)、以及根據掃描在適當的時候控制數據驅動。
柵極驅動單元1030在時序控制器1040的控制下依次將通態電壓或斷態電壓的掃描信號供應到多個柵極線以依次驅動所述多個柵極線。
柵極驅動單元1030根據驅動方案可以位於如圖10中所示的顯示面板1010的一側處，並且在一些情況下可以位於所述顯示面板的兩側處。
柵極驅動單元1020可以包含兩個或更多個柵極驅動器集成電路(GD-IC)。
柵極驅動器集成電路(GD-IC)可以包含移位寄存器、電平移位器、輸出緩衝器等。
兩個或更多個柵極驅動器集成電路(GD-IC)可以卷帶式自動接合(Tape Automated Bonding，TAB)方案或玻璃上晶片(Chip On Glass，COG)方案連接到顯示面板1010的接合墊，或可以通過實施於面板中柵極(Gate In Panel，GIP)型中而直接布置在顯示面板1010中。在一些情況下，兩個或更多個柵極驅動器集成電路(GD-IC)可以集成並布置到顯示面板1010中。
當特定柵極線斷開時，數據驅動單元1020將從時序控制器1040接收到的圖像數據轉換成模擬類型的數據電壓，且接著將轉換後的電壓供應到數據線，由此驅動多個數據線。
數據驅動單元1020可以包含至少一個源極驅動器集成電路(SD-IC)。
每個源極驅動器集成電路(SD-IC)可以包含移位寄存器、鎖存電路、數模轉換器(digital analog converter，DAC)、輸出緩衝器等。
此外，每個源極驅動器集成電路(SD-IC)可以進一步包含電平移位器，用於將與從時序控制器1040輸入的邏輯信號相對應的數字圖像信號(DATA)的電壓電平移位為所要電壓電平(高電壓電平)。
每個源極驅動器集成電路(SD-IC)可以卷帶式自動接合(Tape Automated Bonding，TAB)方案或玻璃上晶片(Chip On Glass，COG)方案連接到顯示面板1010的接合墊，或可以直接布置在顯示面板1010中。在一些情況下，源極驅動器集成電路(SD-IC)可以集成並布置到顯示面板1010中。
源極驅動器集成電路(SD-IC)可以薄膜上晶片(Chip On Film，COF)方案實施。在這種情況下，每個源極驅動器集成電路(SD-IC)的一個埠可以接合到至少一個源極印刷電路板(未示出)並且其另一個埠可以接合到顯示面板1010。
同時，時序控制器1040自外部(例如，主機系統)連同輸入圖像數據一起接收各種時序信號，包含垂直同步信號(Vsync)、水平同步信號(Hsync)、輸入數據啟用(DE)信號和時鐘信號(CLK)。
時序控制器1040將自外部輸入的輸入圖像數據更改為適於在數據驅動單元1020中使用的數據信號類型，且接著輸出更改後的數字圖像信號(DATA)。此外，為了控制數據驅動單元1020和柵極驅動單元1030，時序控制器1040接收時序信號，例如垂直同步信號(Vsync)、水平同步信號(Hsync)、輸入數據啟用(DE)信號和時鐘信號(CLK)，產生各種控制信號，並且輸出數據驅動單元1020和柵極驅動單元1030。
例如，時序控制器1040輸出各種柵極控制信號(Gate Control Signal，GCS)，包含柵極起動脈衝(Gate Start Pulse，GSP)、柵極移位時鐘(Gate Shift Clock，GSC)和柵極輸出啟用(Gate Output Enable，GOE)信號，以便控制柵極驅動單元1030。
在此，柵極起動脈衝(GSP)控制柵極驅動器集成電路(GD-IC)的操作起動時序。柵極移位時鐘(GSC)共同對應於輸入到柵極驅動器集成電路(GD-IC)的時鐘信號，並且控制掃描信號(柵極脈衝)的移位時序。柵極輸出啟用(Gate Output Enable，GOE)信號表示柵極驅動器集成電路(GD-IC)的時序信息。
此外，時序控制器1040輸出各種數據控制信號(Data Control Signal，DCS)，包含源極起動脈衝(Source Start Pulse，SSP)、源極採樣時鐘(Source Sampling Clock，SSC)和源極輸出啟用(Source Output Enable，SOE)信號，以便控制數據驅動單元1020。
在此，源極起動脈衝(Source Start Pulse，SSP)控制配置數據驅動單元1020的源極驅動器集成電路(SD-IC)的數據採樣起動時序。源極採樣時鐘(Source Sampling Clock，SSC)對應於每個源極驅動器集成電路(SD-IC)中的數據的時鐘信號控制採樣時序。源極輸出啟用(Source Output Enable，SOE)信號控制源極驅動器集成電路(SD-IC)的數據輸出時序。
參考圖10，時序控制器1040可以布置在其中接合了源極驅動器集成電路(SD-IC)的源極印刷電路板(未示出)上，以及在通過連接媒體(例如，柔性扁平電纜(Flexible Flat Cable，FFC)或柔性印刷電路(Flexible Printed Circuit，FPC))連接的控制印刷電路板(未示出)上。
在控制印刷電路板中，可以進一步布置功率控制器(未示出)，用於將各種電壓或電流供應到時序控制器1040、顯示器1010、數據驅動單元1020和柵極驅動單元1030，並且控制待供應的各種電壓或電流。
源極印刷電路板和控制印刷電路板可以被配置成一個印刷電路板。
根據本發明的實施例的顯示裝置1000可以(例如)是液晶顯示裝置、等離子顯示裝置和有機發光顯示裝置中的一者。
在顯示裝置1000中，布置在顯示面板1010中的多個子像素(SP)中的每一個具有其中 一個數據線連接到一個或多個柵極線的電路配置。
每個子像素可以被配置成電路元件，例如電晶體和電容器。
如上所述，可以包含於源極驅動器集成電路(SD-IC)和柵極驅動器集成電路(GD-IC)中的一類驅動器集成電路中的電平移位器可以是根據參考圖3到圖9的實施例的高級電平移位器(advanced level shifter，ALS)。
在下文中，將參考圖11簡要地描述根據實施例的包含高級電平移位器(advanced level shifter，ALS)的源極驅動器集成電路(SD-IC)。此外，參考圖12，將簡要地描述根據實施例的包含高級電平移位器(advanced level shifter，ALS)的柵極驅動器集成電路(GD-IC)。
圖11是在根據本發明的實施例的顯示裝置1000中的源極驅動器集成電路(SD-IC)的方框圖。
參考圖11，在根據實施例的顯示裝置1000中，源極驅動器集成電路(SD-IC)包含移位寄存器1110、包含第一鎖存器1120和第二鎖存器1130的鎖存電路、電平移位器1140、數模轉換器1150以及輸出緩衝器1160。
移位寄存器1110接收水平時鐘(Hclock)和水平同步信號(Hsync)，並且根據水平時鐘(Hclock)依次操作第一鎖存器1120的各單元。
第一鎖存器1120使輸入數字圖像信號(DATA)與水平時鐘(Hclock)同步且接著執行採樣。因此，可以通過與列數一樣多的單元配置第一鎖存器1120，並且可以通過與數字圖像信號(DATA)的位數一樣多的鎖存器或觸發器配置每個單元。
第二鎖存器1130接收並存儲通過負載存儲在第一鎖存器1120中的所有數字圖像信號。在這種情況下，第一鎖存器1120開始在下一條線中進行數字圖像信號的採樣。
電平移位器1140使傳送到第二鎖存器1130的數字圖像信號的電壓電平移位。
數模轉換器1150使用輸入參考γ電壓將具有經移位電壓電平的數字圖像信號轉換成模擬圖像信號(模擬電壓)。
輸出緩衝器1160放大並輸出通過數模轉換器1150轉換的模擬圖像信號。
參考圖11，在源極驅動器集成電路(SD-IC)中，在第二鎖存器1130與數模轉換器1150之間存在的電平移位器1140可以是參考圖3到圖9描述的高級電平移位器(advanced level shifter，ALS)。
圖11中示出的電平移位器1140指示為圖5的高級電平移位器(ALS-C型)的實例。
電平移位器1140可以具有任何結構，只要它是如圖3、圖4和圖5中所示的包含電壓降電路330的高級電平移位器(advanced level shifter，ALS)。
電平移位器1140可以包含：低電壓輸入電路310，所述低電壓輸入電路包含接收與數字圖像信號相對應的輸入信號(IN)的第一N溝道電晶體(NT1)以及接收通過將所述輸入信號反轉而獲得的反相輸入信號(INB)的第二N溝道電晶體(NT2)；高電壓輸出電路320，所述高電壓輸出電路用於接收驅動電壓(VDD)，並且向第一和第二輸出埠(NOUT和NOUTB)輸出與驅動電壓(VDD)的電壓電平相對應的高電壓電平的輸出信號(OUT)以及通過將所述輸出信號反轉而獲得的反相輸出信號(OUTB)；以及電壓降電路330，所述電壓降電路電連接在低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)的漏極節點與高電壓輸出電路320中的第一和第二輸出埠(NOUT和NOUTB)之間，並且相較於輸出信號(OUT)和反相輸出信號(OUTB)降低第一和第二N溝道電晶體(NT1和NT2)的 漏極節點的電壓。在此，高電壓電平的輸出信號(OUT)對應於具有經移位電壓電平的數字圖像信號。
圖12是在根據本發明的實施例的顯示裝置1000中的柵極驅動器集成電路(GD-IC)的方框圖。
參考圖12，在根據實施例的顯示裝置1000中，柵極驅動器集成電路(GD-IC)可以包含：移位寄存器1210，所述移位寄存器用於產生和輸出邏輯信號以基於柵極控制信號(Gate Control Signal，GCS)確定柵極線的導通/斷開；電平移位器1220，所述電平移位器用於移位和輸出從移位寄存器1210輸出的邏輯信號的電壓電平；以及輸出緩衝器1230，所述輸出緩衝器用於將從電平移位器1220輸出的信號輸出到柵極線作為從電平移位器1220輸出的掃描信號。
參考圖12，包含於柵極驅動器集成電路(GD-IC)中的電平移位器1220可以實施為參考圖3到9描述的高級電平移位器(advanced level shifter，ALS)。
在圖12中，顯示對應於具有C型結構的高級電平移位器(advanced level shifter，ALS)的包含於柵極驅動器集成電路(GD-IC)中的電平移位器1220，但是，只要柵極驅動器集成電路(GD-IC)包含具有A型或B型結構的高級電平移位器(advanced level shifter，ALS)以及第一和第二電壓降電晶體(NDT1和NDT2)，就可以通過任何高級電平移位器(advanced level shifter，ALS)實施柵極驅動器集成電路(GD-IC)。
參考圖12，通過高級電平移位器(advanced level shifter，ALS)實施的柵極驅動器集成電路(GD-IC)的電平移位器1220可以包含：低電壓輸入電路310，所述低電壓輸入電路包含接收與從移位寄存器1210輸出的邏輯信號相對應的輸入信號(IN)的第一N溝道電晶體(NT1)以及接收通過將所述輸入信號反轉而獲得的反相輸入信號(INB)的第二N溝道電晶體(NT2)；高電壓輸出電路320，所述高電壓輸出電路用於接收驅動電壓(VDD)，並且向第一和第二輸出埠(NOUT和NOUTB)輸出與驅動電壓(VDD)的電壓電平相對應的高電壓電平的輸出信號(OUT)以及通過將所述輸出信號反轉而獲得的反相輸出信號(OUTB)；以及電壓降電路330，所述電壓降電路電連接在低電壓輸入電路310中的第一和第二N溝道電晶體(NT1和NT2)的漏極節點與高電壓輸出電路320中的第一和第二輸出埠(NOUT和NOUTB)之間，並且相較於輸出信號(OUT)和反相輸出信號(OUTB)降低第一和第二N溝道電晶體(NT1和NT2)的漏極節點的電壓電平。
在本發明書中描述的電晶體可以是(例如)金屬氧化矽場效應電晶體(Metal Oxide Silicon Field Effect Transistor，MOS-FET)。
根據如上所述的本發明的實施例，可以提供能實現快速電壓電平轉換的高級電平移位器(advanced level shifter，ALS)，以及包含所述電平移位器的源極驅動器集成電路(SD-IC)和柵極驅動器集成電路(GD-IC)。
此外，根據本發明的實施例，可以提供具有允許小型化和高性能的電路結構的高級電平移位器(advanced level shifter，ALS)，以及包含所述電平移位器的源極驅動器集成電路(SD-IC)和柵極驅動器集成電路(GD-IC)。
另外，根據本發明的實施例，可以提供將接收輸入信號的電晶體(NT1和NT2)實施為低電壓電晶體的電平移位器(advanced level shifter，ALS)，以及包含所述電平移位器的源極驅動器集成電路(SD-IC)和柵極驅動器集成電路(GD-IC)。
此外，根據本發明的實施例，可以提供能夠減小輸出信號的上升時間與下降時間之間的 偏差並縮短所述上升時間的電平移位器(advanced level shifter，ALS)，以及包含所述電平移位器的源極驅動器集成電路(SD-IC)和柵極驅動器集成電路(GD-IC)。
以上描述和附圖提供本發明的技術理念的實例以僅用於示意性目的。本發明所屬技術領域的技術人員將了解，在不脫離本發明的基本特徵的情況下，可能對配置的形式(例如組合、分離、替代和更改)進行各種修改和更改。因此，本發明中所公開的實施例意欲說明本發明的技術理念的範圍，且本發明的範圍不受所述實施例限制。應基於所附權利要求書解釋本發明的範圍，其解釋方式使得包含在等效於權利要求書的範圍內的所有技術理念屬於本發明。