採用混合壓縮兩級流水乘加單元的數位訊號處理器的製作方法
2023-08-03 21:57:16 1
專利名稱：採用混合壓縮兩級流水乘加單元的數位訊號處理器的製作方法
技術領域：
本發明涉及的是一種數位訊號處理器，特別是一種採用混合壓縮兩級流水乘加單元的數位訊號處理器，屬於數位訊號處理技術領域。
背景技術：
乘加單元是各種數字計算晶片，尤其是數位訊號處理晶片的關鍵運算單元。通常分為兩個獨立的乘法和加法兩個部分。在原有的基於3∶2壓縮Wallace樹乘法器的設計中，由於3∶2壓縮器是部分積壓縮樹的基本構造單元，它的壓縮比不夠高，所構成的部分積壓縮樹也不夠規則。2003年國際電路與系統會議雜誌(Proceedings of the 2003 International Symposium on Circuits and Systems)第五卷中《用於高速乘法的超低電壓和低功耗4-2壓縮器》(Ultra Low Voltage，Low Power 4-2 Compressor for High Speed Multiplications)一文公開了為Wallace Tree乘法器設計的優化了的4∶2壓縮器單元。4∶2壓縮器完成了兩個3∶2壓縮器串聯的功能，同時通過電路的優化，通過一個4∶2壓縮器的時延要比兩個3∶2壓縮器的時延小。然而，由於4∶2壓縮器的輸入埠較多(單個壓縮器有5個輸入埠)，在一些情況下會造成較多埠的閒置，因此它的效率並不高。此外，它並不保證使部分積壓縮樹的時延特性達到最佳。傳統的乘加單元設計是單周期完成，沒有流水線，如美國TI公司的TMS320C54x DSP(參見TMS320C54xDSP CPU和周邊設備參考第一卷(Rev.G)(TMS320C54x DSP CPU and PeripheralsReference Set Volume 1))。這種方法在設計高速數位訊號處理器時，乘加單元就成了整個數位訊號處理器的關鍵路徑，限制了整個晶片頻率的提高，同時由於晶片中需要額外的加法器造成了晶片面積的增加。
發明內容
本發明的目的在於克服現有技術的不足，提供一種採用混合壓縮兩級流水乘加單元的數位訊號處理器，使其可以通過兩級流水線設計，將乘加單元造成的關鍵路徑上時延大大降低，同時部分積壓縮階段採用3∶2和4∶2混合壓縮結構，減少壓縮樹上的時延，大幅度提高數位訊號處理器的頻率和性能，降低晶片生產成本。
本發明涉及的數位訊號處理器核心部分包括地址產生單元、指令解碼單元、程序控制單元、算術運算單元。程序控制單元通過指令總線向指令存儲器給出指令地址，並從指令存儲器中接收指令將它送到指令解碼單元。指令解碼單元將解碼以後的數據發送到兩路並行的數據通道，即算術運算單元和地址產生單元。算術運算單元將其狀態信息傳給程序控制單元，並將運算結果送給數據存儲器或者從數據存儲器接收數據。地址產生單元將地址值送給數據存取器，指定相應的存儲和讀寫的位置。本發明在所述的算術運算單元內部特別設計了兩級流水線結構的乘加單元，主要包括基4改進的Booth編碼單元、3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元、72位3∶2壓縮器、72位超前進位加法單元，選擇器和選擇器控制線。採用基4編碼改進的Booth編碼單元將輸入的32位被乘數和乘數變為部分積，然後將部分積輸入3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元，這是第一級流水線。第二級流水線是將3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元輸出的2個65位部分積與另一個加數一起輸入72位3∶2壓縮器，最後將3∶2壓縮得到的2個72位部分積在選擇器控制線作用下經過選擇器後輸入72位超前進位加法單元，運算得到最終的乘加結果，完成一個完整的乘加運算。同時選擇器也可在選擇器控制線作用下選中72位被加數和72位加數完成72位加法運算。
本發明3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元採用的混合壓縮結構是以一個4∶2壓縮器作為整個部分積壓縮樹的根基，在這個基上可以向上生長兩個分枝或者直接接受四個部分積信號和一個進位輸入信號。若生長分枝，根據所生長的兩個分枝的屬性，即採用4∶2壓縮器還是3∶2壓縮器，在這兩個分枝上可最多接受10個(4∶2壓縮器)或6個(3∶2壓縮器)信號。若該數目仍小於所要壓縮的信號數，則在這些分枝上以各自的壓縮率繼續生長分枝，直到頂部分枝所能接受的信號數達到或超過所要壓縮的信號數。同時為了保持部分積壓縮樹的規則性，規定只有部分積壓縮樹的最高層才有可能由3∶2壓縮器構成，並且除了次高層以外，底下層上生長的分枝是完備的，也就是說，該層上的所有單元都對應兩個分枝。按此方法即可確定不同列上壓縮樹的結構。
在要壓縮的部分積數目是16的情況下，考慮到前一級樹的進位信號，3∶2壓縮器構成的部分積壓縮樹需要6層，以每個3∶2壓縮器2個異或門的時延計算，產生的時延為12個異或門的時延。同樣情況下4∶2壓縮器構成的部分積壓縮樹需12個異或門的時延，而由混合結構的部分積壓縮樹只需11個異或門的時延，這樣採用混合結構壓縮樹要比單純的壓縮樹的時延要小，同時壓縮樹的面積比單純用4∶2壓縮器的壓縮樹大大減少。另外，本發明所涉及的乘加單元裡的加法單元同時能夠實現加法功能，這就不需要另外添加72位加法器來實現加法功能，因而減少了數位訊號處理器晶片的面積。
由此體現出本發明具有實用性特點和顯著的進步。它使得數位訊號處理器乘加單元的時延降低的同時減少了晶片面積，這就提高了晶片的頻率和性能，增加了晶片的性價比。
圖1為本發明的數位訊號處理器的整體結構框圖。
如圖1所示，本發明的數位訊號處理器由數位訊號處理器內核和指令存儲器，數據存儲器連接而成，其中內核包括程序控制單元，指令解碼單元，算術運算單元和地址產生單元。
圖2為本發明數位訊號處理器乘加單元的結構框圖。
圖3本發明數位訊號處理器3∶2和4∶2混合壓縮結構的部分積壓縮樹的結構框圖。
具體實施例方式
以下結合附圖對本發明的技術方案作進一步描述。
圖1中描述了本發明的數位訊號處理器中各個組成模塊之間的關係。如圖1所示，數位訊號處理器內核的指令解碼單元與算術運算單元及地址產生單元相連，並雙向連接到程序控制單元；程序控制單元連接到指令存儲器，並從指令存儲器中獲取指令；算術運算單元和程序控制單元單向相連；算術運算單元雙向連接到數據存儲器，地址產生單元由地址總線連接到數據存儲器並能與算術運算單元進行雙向數據交換。乘加單元位於算術運算單元內。
本發明所涉及的數位訊號處理器乘加單元採用兩級流水線結構，如圖2所示，它包括基4改進的Booth編碼單元、3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元、72位3∶2壓縮陣列、72位超前進位加法器，選擇器，選擇器控制線。它們之間的連接關係為基4改進的Booth編碼單元的輸出連到3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元，壓縮樹單元的輸出和72位加數一起連到72位3∶2壓縮陣列，陣列的輸出和兩個加數(72位加數，72位被加數)一起連到選擇器的輸入端，選擇器的輸出連接72位超前進位加法器。
32位乘加單元具有基4改進的Booth編碼單元將32位被乘數和乘數變為16個33位權值不同的部分積，同時為了防止符號位擴展產生了一個部分積(32位的符號位擴展的和)。然後將這17個部分積輸入3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元，壓縮得到的2個部分積和一個擴展後的72位加數輸入到72位3∶2壓縮器3中，最後將72位3∶2壓縮器壓縮得到的2個部分積以及兩個加數在選擇器控制線作用下，經過數據選擇器後輸入到72位超前進位加法器中，該超前進位加法器的輸出結果就是整個乘加單元的最終結果。基4改進的Booth編碼單元以及3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元構成了第一級流水線，72位3∶2壓縮器和72位超前進位加法器，選擇器，選擇器控制線構成了第二級流水線，這就是本發明所涉及的數位訊號處理器乘加單元的兩級流水線結構。
圖3是本發明數位訊號處理器採用的3∶2和4∶2混合結構的部分積壓縮樹的框圖，它描述了32位乘法器3∶2和4∶2混合結構的部分積壓縮樹的具體連接方式。它包括部分積，3∶2壓縮器，4∶2壓縮器以及3∶2壓縮器和4∶2壓縮器之間的連接關係，即由頂層的3∶2壓縮器的輸出連到第二層的4∶2壓縮器的輸入，並由該層的輸出連到下一層4∶2壓縮器輸入，直到最後一層。壓縮樹的輸入端連接基4改進的Booth編碼單元，輸出作為72位3∶2壓縮陣列的輸入。圖中所示的是混合壓縮陣列中時延最長的一棵部分積壓縮樹，在這列上的部分積經過在頂層的3∶2壓縮器壓縮後送入到第二層的4∶2壓縮器的輸入端。由於除次高層以外，其它各層的4∶2壓縮器的個數是完備的，因此這一層壓縮器的個數為4。這一層壓縮後的值又送到第三層的4∶2壓縮器的輸入端，如此往下，直到最後一個作為根的4∶2壓縮器。它所輸出的值進入到位於第二個流水級72位3∶2壓縮陣列。這就是本發明的混合壓縮樹的結構實現方式。
權利要求
1.一種採用混合壓縮兩級流水乘加單元的數位訊號處理器，指令解碼單元與算術運算單元及地址產生單元相連，並雙向連接到程序控制單元，程序控制單元連接到指令存儲器，並從指令存儲器中獲取指令，算術運算單元和程序控制單元單向相連，算術運算單元雙向連接到數據存儲器，地址產生單元由地址總線連接到數據存儲器並能與算術運算單元進行雙向數據交換，其特徵在於算術運算單元內部的乘加單元採用兩級流水線結構，基4改進的Booth編碼單元的輸出連到3:2壓縮器和4:2壓縮器混合的壓縮樹單元，壓縮樹單元的輸出和72位加數一起連到72位3:2壓縮陣列，陣列的輸出和72位加數、72位被加數一起連到選擇器的輸入端，選擇器的輸出連接72位超前進位加法器，基4改進的Booth編碼單元將32位被乘數和乘數變為16個33位權值不同的部分積，同時產生一個部分積，即32位的符號位擴展的和，然後將這17個部分積輸入3:2壓縮器和4:2壓縮器混合的壓縮樹單元，部分積經壓縮得到2個部分積和一個擴展後的72位加數輸入到72位3:2壓縮器中，最後將72位3:2壓縮器壓縮得到的2個部分積在選擇器控制線作用下經過選擇器後輸入到72位超前進位加法器中，由72位超前進位加法器輸出整個乘加單元的最終結果，同時選擇器也可在選擇器控制線作用下選中72位被加數和72位加數完成72位加法運算，基4改進的Booth編碼單元以及3:2壓縮器和4:2壓縮器混合的壓縮樹單元構成第一級流水線，72位3:2壓縮器和72位超前進位加法器，選擇器，選擇器控制線構成第二級流水線。
2.如權利要求1的採用混合壓縮兩級流水乘加單元的數位訊號處理器，其特徵在於所述的3:2壓縮器和4:2壓縮器混合的壓縮樹單元以一個4:2壓縮器作為整個部分積壓縮樹的根基，在這個基上向上生長兩個分枝，若這兩個分枝上可接受的信號數目小於所要壓縮的信號數，則在這些分枝上以各自的壓縮率繼續生長分枝，直到頂部分枝所能接受的信號數達到或超過所要壓縮的信號數，同時規定只有部分積壓縮樹的最高層才能由3:2壓縮器構成，並且除了次高層以外，底下層上生長的分枝是完備的。
全文摘要
一種採用混合壓縮兩級流水乘加單元的數位訊號處理器，在算術運算單元設計了兩級流水線結構的乘加單元，基4改進的Booth編碼單元以及3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元構成第一級流水線，72位3∶2壓縮器和72位超前進位加法器，選擇器，選擇器控制線構成第二級流水線，混合壓縮樹單元以一個4∶2壓縮器作根基，向上生長兩個分枝，直到頂部分枝所能接受的信號數達到或超過所要壓縮的信號數，同時規定只有最高層才能由3∶2壓縮器構成，並且除了次高層外，底下層上生長的分枝是完備的。本發明特別設計的乘加單元在時延降低的同時減少了晶片面積，提高了晶片的頻率和性能，增加了晶片的性價比。
文檔編號G06F7/52GK1556467SQ20041001573
公開日2004年12月22日 申請日期2004年1月9日 優先權日2004年1月9日
發明者陳健, 王田, 徐如淏, 陳 健 申請人:上海漢芯半導體科技有限公司