存活路徑存儲器電路及使用該電路的維特比解碼器的製作方法
2023-07-08 10:07:06 3
專利名稱：存活路徑存儲器電路及使用該電路的維特比解碼器的製作方法
技術領域：
本發明涉及存活路徑存儲器電路，特別是涉及利用儲存決定位路徑的數據取代儲存存活路徑的數據的存活路徑存儲器電路，藉以減少該存活路徑存儲器電路的存儲器需求。
背景技術：
部分響應最大可能性(Partial Response Max imum Likelihood，以下簡稱PRML)系統可較可靠地從光碟/數字通用光碟(Compact Disk/DigitalVersatile Disk，CD/DVD)上讀取(retrieve)8至14位調製(Eight-to-Fifteen Modulation，EFM)信號。而維特比(Vitrebi)解碼器則經常被使用於該PRML系統，藉以實現最大可能性檢測。
圖1顯示一般維特比解碼器的方塊圖。如該圖所示，維特比解碼器一般包含一分支測量值(branch metric)產生單元11、一相加比較選擇(Add-Compare-Select，以下簡稱ACS)單元12、一存活路徑存儲器電路(Survivorpath memory circuit)13、以及一解碼單元(decoding unit)14。分支測量值產生單元11根據編碼數據計算出每個分支所對應的測量值(metric)，並輸出給ACS單元12。該分支測量值產生單元11的計算方法一般是求出編碼數據與該分支的預估數據的間的距離，例如平均平方間距(Mean-Square-Distance)。而ACS單元12則根據各分支測量值以及各狀態測量值(statemetric)的相加結果中，選擇出最小的相加結果作為存活的狀態測量值，並輸出比較值作為決定位。存活路徑存儲器電路13即利用該決定位選擇所對應的存活路徑值。存活路徑存儲器電路13則利用存儲器記錄各路徑狀態的結果，並利用解碼單元14(例如一多數表決電路(majority vote circuit))來選擇出一路徑狀態的數據作為解碼數據。
圖2顯示一般2狀態格子圖(trellis diagram)的存活路徑存儲器電路的數據流向圖(Data flow chart，DFC)。如該圖所示，每個路徑的多工器Mux的輸出端均配置一暫存器D來儲存多工器Mux所產生的輸出值。由ACS單元12所輸出的每個決定位同時連接至一組存活路徑的所有多工器，來選擇多工器的信號。因此，對於8狀態格子圖的存活路徑存儲器電路而言，則必須具備8組暫存器來儲存多工器所產生的輸出值。
但是，PRML系統在解碼EFM信號的應用上，由於EFM信號具有持續長度(遊程長度)限制(Run length limited，以下簡稱RLL)的特性，亦即EFM信號的RLL特性中，定義最短的持續長度(Run length)為3個最小記錄單位T。所以，如圖3所示，在針對EFM信號解碼時，根據EFM信號的持續長度限制可得到一個簡化的格子圖。亦即，該格子圖簡化成6個狀態，分別為狀態S0(000)、狀態S1(001)、狀態S2(011)、狀態S3(100)、狀態S4(110)、以及狀態S5(111)。由於最短的遊程長度為3T，所以不會有(010)與(101)的狀態產生。而且，狀態S1(001)、狀態S2(011)、狀態S3(100)、以及狀態S4(110)均只有一個分支(branch)。所以簡化後的格子圖較未簡化的格子圖的狀態及分支減少許多。
圖4顯示一般應用於圖3格子圖的維特比解碼器的部分架構圖。如該圖所示，該維特比解碼器包含一ACS單元22、存活路徑存儲器電路13、以及解碼單元14。由于格子圖已簡化，所以ACS單元22僅包含兩個ACS處理器221、222、兩個加法器、以及6個暫存器225-230。而且，由于格子圖已簡化，存活路徑存儲器電路13隻有在存活路徑0與存活路徑5配置多工器，其餘的存活路徑1-4隻需將數據經由暫存器延遲後，傳至另一存活路徑存儲器或多工器即可。而存活路徑存儲器電路13的路徑存儲器長度可根據不同的格子圖來設計。解碼單元14利用多數表決電路，從6個分支存活路徑所輸出的數據中，表決出多數的數據作為解碼數據輸出。
圖5顯示圖4存活路徑存儲器電路的數據流向圖。如圖5所示，存活路徑存儲器電路是由多個多工器Mux以及路徑存儲器(暫存器)D、2D、3D所構成，其中所謂的路徑存儲器D是指延遲一個觸發脈衝的暫存器、路徑存儲器2D是指延遲二個觸發脈衝的暫存器、以及路徑存儲器3D是指延遲三個觸發脈衝的暫存器。從ACS單元22所輸出的兩個決定位分別輸入至存活路徑存儲器電路13的兩組存活路徑的多工器。由於每個路徑在每個工作周期均利用一存儲器來儲存數據，而每組路徑的多工器是接收相同的決定位信號，若能以控制多工器的選擇信號的時序，則可有效減少每個路徑的存儲器使用量。
發明內容
鑑於上述問題，本發明的目的是提出一種改變多工器的選擇信號的時序，藉以降低所需存儲器的存活路徑存儲器電路及使用該電路的維特比解碼器。
為實現上述目的，本發明的存活路徑存儲器電路包含多組存活路徑，每組存活路徑由多個串接的多工器所構成，且各多工器除了將輸出端連接至同一組的多工器的輸入端外，還連接至其他組存活路徑的多工器的輸入端；以及多組決定位路徑，分別接收多組決定位信號，並經由多個暫存器節點將決定位信號延遲不同時間，同時將各暫存器節點的輸出端連接至各組存活路徑的多工器的選擇端；其中，存活路徑與決定位路徑的數據流向相反。
由於該存活路徑存儲器電路的存活路徑的存儲器由決定位路徑的暫存器所取代，在決定位路徑少於存活路徑的情形下，可減少該存活路徑存儲器電路的存儲器使用量。
圖1顯示一般維特比解碼器的方塊圖。
圖2顯示一般2狀態格子圖的存活路徑存儲器電路的數據流向圖。
圖3所示為針對EFM信號解碼時，根據EFM信號的持續長度限制可得到一個簡化的格子圖。
圖4顯示一般應用於圖3格子圖的維特比解碼器的部分架構圖。
圖5顯示圖4存活路徑存儲器電路的數據流向圖。
圖6顯示將圖5的決定位信號以節點方式輸入至多工器的數據流向7顯示時間參考線在輸入端的存活路徑存儲器電路的數據流向圖。
圖8顯示時間參考線向右移動一工作周期的存活路徑存儲器電路的數據流向圖。
圖9顯示將圖8的時間參考線向右移動一工作周期的存活路徑存儲器電路的數據流向圖。
圖10顯示本發明活路徑存儲器電路的實施例。
圖11顯示本發明活路徑存儲器電路的另一實施例。
附圖標號說明51、52、53、54、55第一決定位路徑節點61、62、63、64、65第一存活路徑的多工器71、72、73、74、75第二存活路徑的多工器81、82、83、84、85第二決定位路徑節點具體實施方式
以下參考圖式詳細說明本發明存活路徑存儲器電路以及使用該電路的維特比解碼器。由於一般存活路徑存儲器電路的每個路徑在每個工作周期均利用一存儲器來儲存數據，而每組路徑的多工器接收相同的決定位信號。因此只要控制多工器的選擇信號的時序，亦即控制決定位輸入至多工器的時序，則可省略每個路徑的存儲器。
圖6顯示將圖5的決定位信號以節點(node)方式輸入至多工器的數據流向圖。如圖6顯示，該存活路徑存儲器電路將決定位信號從電路輸出端(圖6的右方)經由多個第一決定位節點51-55與第二決定位節點81-85連接至第一存活路徑多工器61-65與第二存活路徑多工器71-75。由於每個決定位節點51-55、81-85隻是單純的連接，因此該存活路徑存儲器電路的連接方式實質上與圖5相同。由於將決定位信號利用決定位節點51-55、81-85連接至各多工器61-65、71-75，因此該存活路徑存儲器電路可根據多工器與節點位置分成多個階段位置。
圖7、圖8、圖9顯示以不同的時間參考線(圖中的垂直虛線)所描述的存活路徑存儲器電路的數據流向圖。如圖7所示，時間參考線位於電路的輸入端，在此狀況下，該電路與圖6所示的電路相同。以下將以時間參考線的移動來說明本發明存活路徑存儲器電路的設計原理。若該時間參考線向右移動並經過一個多工器(一個階段位置)，亦即經過一個工作周期，則表示所移動的區域的參考時間改變，所以數據流向向左的路徑需藉由暫存器增加一時間延遲D，而數據流向向右的路徑省略一暫存器以減少一時間延遲D。亦即，輸入至多工器的決定位信號的數據流向向左，所以必須增加一暫存器來延遲時間，而各存活路徑為數據流向向右的路徑，則必須省略一暫存器來減少一時間延遲D。所以，只要是時間參考線向右移動，則如該時間參考線的上下方的箭號所示，所經過的路徑只要是箭號向左，則必須增加暫存器，而路徑只要是箭號向右，則必須省略暫存器。
根據此原理，圖8顯示時間參考線向右移動一工作周期的電路。如該圖所示，由於時間參考線向右移動一工作周期，所以所經過的存活路徑均省略一暫存器。例如原本為1D暫存器的路徑，則不需要該暫存器；原本2D暫存器的路徑，則變為1D暫存器的路徑；以及原本3D暫存器的路徑，則變為2D暫存器的路徑。所以，輸入端1信號直接連接至多工器61、輸入端1信號經過1D暫存器連接至多工器72、以及輸入端1信號經過2D暫存器連接至多工器73；輸入端0信號直接連接至多工器71、輸入端0信號經過1D暫存器連接至多工器62、以及輸入端0信號經過2D暫存器連接至多工器63。所以，根據圖7與圖8所示，該存活路徑存儲器電路可減少6存儲器單元。
圖9顯示將圖8的時間參考線向右移動一工作周期的電路。如該圖所示，由於時間參考線再向右移動一工作周期，所以所經過的存活路徑均省略一暫存器，而所經過的決定位路徑增加一暫存器。所以，多工器61的輸出信號直接連接至多工器62、輸入端1信號直接連接至多工器72、以及輸入端1信號經過1D暫存器連接至多工器73；多工器71的輸出信號直接連接至多工器72、輸入端0信號直接連接至多工器62、以及輸入端0信號經過1D暫存器連接至多工器63。同時，節點52經過一暫存器連接至節點51，且節點82經過一暫存器連接至節點81。所以，根據圖8與圖9所示，該存活路徑存儲器電路可減少4存儲器單元。
圖10顯示本發明活路徑存儲器電路的實施例。如該圖所示，由於時間參考線由右至左經過每階段位置存活路徑與決定位路徑，所以，所經過的每階段的存活路徑均省略一暫存器，而所經過的決定位路徑增加一暫存器。所以，從圖10可清楚了解，該存活路徑存儲器電路的存活路徑的所有暫存器已被省略，相對的在決定位路徑增加暫存器。但由於決定位路徑少於存活路徑，所以整體而言，該存活路徑存儲器電路的存儲器使用量可大為降低，降低的比例是根據決定位路徑個數與存活路徑的個數而定。亦即，決定位路徑個數與存活路徑的個數比值越小，則存儲器使用量降低的比例越大。若決定位路徑個數與存活路徑的個數相等，則存儲器的使用量沒有改變。
圖11顯示本發明活路徑存儲器電路的另一實施例。在上一實施例中，各存活路徑均未包含任何暫存器，因此輸入端信號必須在一工作周期內從輸入端傳至輸出端。在此情形下，若存活路徑太長，則因為電路的延遲，會產生輸入端信號無法在一個工作周期內從輸入端傳達到輸出端的狀況。所以，本實施例是在適當位置在各存活路徑增加一暫存器，以及省略決定位路徑的暫存器，如圖11所示。例如，在1/2長度的位置或1/3及2/3長度的位置保持原來狀態。所以，在本實施例中，數據並不需在一工作周期內從輸入端傳至輸出端，而只需傳遞部分(1/3或1/2)長度即可。
以上雖以實施例說明本發明，但並不因此限定本發明的範圍，只要不脫離本發明的精神，本領域的技術人員可進行各種變形或變更。
權利要求
1.一種存活路徑存儲器電路，使用於維特比解碼器內，用來接收維特比解碼器內的相加比較選擇電路的多個決定位信號，並根據該決定位信號選擇並記錄存活路徑的數據，該存活路徑存儲器電路包含多組存活路徑，每組存活路徑由多個串接的多工器所構成，且各多工器除了將輸出端連接至同一組的多工器的輸入端外，還連接至其他組存活路徑的多工器的輸入端；以及多組決定位路徑，分別接收前述多個決定位信號，並經由多個暫存器節點將決定位信號延遲不同時間，同時將各暫存器節點的輸出端連接至前述各組存活路徑的多工器的選擇端；其中，前述存活路徑與決定位路徑的數據流向相反。
2.如權利要求1所述的存活路徑存儲器電路，其中前述多組存活路徑以及相互連接路徑在預設位置分別配置一暫存器，同時移除在該預設位置的前述決定位路徑的暫存器。
3.如權利要求2所述的存活路徑存儲器電路，其中前述預設位置為存活路徑的1/2長度的位置。
4.如權利要求2所述的存活路徑存儲器電路，其中前述預設位置為存活路徑的1/3與2/3長度的位置。
5.一種維特比解碼器，由分支測量值產生單元、相加比較選擇單元、存活存儲器電路以及解碼單元所構成，其特徵為該存活存儲器電路包含多組存活路徑，每組存活路徑由多個串接的多工器所構成，且各多工器除了將輸出端連接至同一組的多工器的輸入端外，還連接至其他組存活路徑的多工器的輸入端；以及多組決定位路徑，分別接收前述相加比較選擇電路所輸出的多個決定位信號，並經由多個暫存器節點將該等決定位信號延遲不同時間，同時將各暫存器節點的輸出端連接至前述各組存活路徑的多工器的選擇端；其中，前述存活路徑與決定位路徑的數據流向相反。
6.如權利要求5所述的維特比解碼器，其中前述多組存活路徑以及相互連接路徑在預設位置分別配置一暫存器，同時移除在該位置的前述決定位路徑的暫存器。
7.如權利要求6所述的存活路徑存儲器電路，其中前述預設位置為存活路徑的1/2長度的位置。
8.如權利要求6所述的存活路徑存儲器電路，其中前述預設位置為存活路徑的1/3與2/3長度的位置。
全文摘要
一種存活路徑存儲器電路以及使用該電路的維特比解碼器。該維特比解碼器，由分支測量值產生單元、相加比較選擇單元、存活路徑存儲器電路以及解碼單元構成，該存活路徑存儲器電路包含多組存活路徑，每組存活路徑由多個串接的多工器構成，各多工器除了將輸出端連接至同一組的多工器的輸入端外，還連接至其他組存活路徑的多工器的輸入端；以及多組決定位路徑，分別接收多組相加比較選擇單元所輸出的決定位信號，並經由多個暫存器節點將決定位信號延遲不同時間，同時將各暫存器節點的輸出端連接至各組存活路徑的多工器的選擇端；其中，存活路徑與決定位路徑的數據流向相反。
文檔編號H03M7/00GK1494221SQ0214795
公開日2004年5月5日 申請日期2002年10月30日 優先權日2002年10月30日
發明者陳宏慶, 沈文仁 申請人:聯發科技股份有限公司