增加高壓集成電路器件集成密度的半導體結構及製造方法
2023-08-09 17:45:11
專利名稱：增加高壓集成電路器件集成密度的半導體結構及製造方法
技術領域：
本發明涉及一種高耐壓半導體集成電路的半導體結構，特別涉及一種增加高壓集 成電路器件集成密度的半導體結構及製造方法，它適用於高壓半導體器件和集成電路的結 構設計及製造領域。
背景技術：
在高壓半導體器件和集成電路的結構及製造中，尤其是在那些需要器件之間在半 導體內部進行隔離和進行內部深處低阻連接時，通常採用的是PN結隔離和隱埋擴散層上 (以下簡稱埋層)加同型穿透擴散層(以下簡稱穿透)，再結合矽片外延等方式來獲得適當 的結構，以滿足特定集成電路的需要，這種方式在高性能雙極型集成電路製造過程中是比 較典型的基本結構。在30V以上雙極高壓集成電路PN結隔離時，通常採用對通隔離，SP外 延前進行相應埋層擴散，外延後在從矽片表面進行隔離擴散，通過外延前埋層和外延後的 隔離擴散相向擴散，使得上下PN結隔離更容易隔斷器件之間的電氣連接，這樣也可以略微 減少器件隔離環所佔面積，但是受限於外延層雜質外溢控制，一般隔離用的埋層濃度不宜 過高，這限制了對通隔離效果。一般下隔離向上擴散只佔外延厚度的1/3，因此上隔離擴散 厚度佔據外延層厚度很大比例，這樣因橫向擴散導致器件所佔面積也比較大。另外，雙極集成電路中的雙極器件，BCD功率集成電路中的集成VDMOS器件等，一 般都需要一個與埋層低阻互連的穿透擴散層，來降低VDMOS和雙極器件飽和壓降和相應的 導通電阻，提高這些器件驅動能力和快速處理電信號等性能。一般情況下，受限於外延層雜 質外溢以及不需像隔離那樣將外延厚度全部隔斷，穿透不需像對通隔離那樣採用擴散速度 很快的埋層來形成對通型穿透。穿透的埋層雜質層一般是擴散速度很慢的雜質，隨著穿透 擴散分布雜質濃度的逐漸減小，導致其導通電阻增加。穿透不同於隔離，隔離要求隔斷整個 外延層厚度，而穿透要求其與埋層之間導電通路電阻最小，並不一定要穿透整個外延層，即 使如此，這也導致穿透面積有所增加。隨半導體集成電路工藝技術的進一步發展，為進一步減小隔離寄生電容和面積， 現已開發出深槽刻蝕加溝槽底部溝道阻斷離子注入技術，並已經廣泛應用於商業生產中， 這種技術是採用深槽刻蝕技術刻蝕出深的矩形或者U形槽，在深槽的底部注入適當劑量和 適當類型的雜質後，低澱或者熱氧化一層較薄的介質，利用CVD多晶矽將深槽填滿，再經過 矽片表面多晶的平整化處理後，獲得器件集成所需的隔離結構。深槽加底部溝道阻斷離子注入技術將普通的PN結隔離的高壓集成電路面積進行 了壓縮。但這種深槽隔離工藝中，深槽側壁的氧化層或者其它介質層不宜太厚，如果太厚， 在後續工藝加工過程中容易產生很高的臺階或者溝槽，導致光刻或者互連失效；較厚的介 質層由於與半導體材料膨脹係數差異較大，導致半導體內過強的應力，在後續工藝過程中 導，將使半導體結構內產生大量缺陷，導致集成電路隔離漏電，引起集成電路的失效；在高 壓工作時，較薄的深槽側壁氧化層或者其它介質層在深槽底部產生過強的電場，導致器件 的過早擊穿而失效；深槽底部溝道阻斷離子注入的區域沒有進行電位鉗位，或鉗位電阻很
3大，基本處於浮空狀態，容易導致器件觸發閉鎖或者漏電。另外，由於這種集成電路結構還 存在與埋層低阻互連的穿透擴散層，對於高壓集成電路來說，穿透要達到與埋層良好的接 觸，需要很高溫度和長時間的擴散，必然有嚴重的橫向擴散，而這將導致器件面積無法進一 步縮小。綜上所述，在常規的高壓集成電路的PN結隔離結構中，由於其隔離和穿透存在不 可避免的橫向擴散，導致其電路的面積增加；深槽加底部溝道阻斷離子注入技術，雖然改善 了 PN結隔離佔用面積較大的缺點，但仍存在著深槽側壁薄氧化層或者介質層的高臺階、高 電場、高應力和不良鉗位等潛在問題。
發明內容
針對上述高壓集成電路中的電路面積增加以及深槽隔離側壁介質層的高臺階、高 電場、高應力和不良鉗位的問題，本發明提供了一種增加高壓集成電路器件集成密度的半 導體結構及製造方法。本發明解決上述技術問題的技術方案在於，本發明的一種增加高壓集成電路器件 集成密度的半導體結構及製造方法包括半導體襯底1，半導體2，埋層3，隔離深槽擴散區4，隔離深槽填充多晶5，穿透深槽 擴散區6，穿透深槽填充多晶7，介質層8，隔離深槽金屬接觸擴散層9，穿透深槽金屬接觸擴 散層10，金屬層11。其中半導體襯底ι與半導體2是相反導電類型半導體材料。埋層3導電類型與半 導體2相同，且埋層3雜質濃度大於半導體2的雜質濃度；隔離深槽擴散區4導電類型與 半導體襯底1相同，隔離深槽擴散區4雜質濃度大於半導體襯底1，也大於半導體2雜質濃 度；穿透深槽擴散區6導電類型與半導體2相同，也與埋層3相同，穿透深槽擴散區6雜質 濃度大於半導體2雜質濃度；隔離深槽金屬接觸擴散層9導電類型與隔離深槽擴散區4相 同，穿透深槽金屬接觸擴散層10導電類型與穿透深槽擴散區6相同。所述隔離深槽擴散區4與穿透深槽擴散區6是相反導電類型擴散區，不用同一次 深槽刻蝕過程和擴散來形成。擴散區4和擴散區6分別形成，可以先刻蝕隔離深槽後再進 行擴散區4擴散，然後再刻蝕穿透深槽後再形成擴散區6 ；或者先刻蝕穿透深槽後再進行擴 散區6擴散，然後再刻蝕隔離深槽後再形成擴散區4。無論擴散區4還是擴散區6，只進行 雜質預擴散，不單獨進行雜質再擴散。所述隔離深槽擴散區4雜質濃度面密度要求大於2 X IO12CnT2。所述隔離深槽或者穿透深槽擴散後採用不摻雜多晶5或7將深槽填充。所述隔離深槽擴散區4和穿透深槽擴散區6表面進行相應雜質類型高濃度的雜質 擴散，分別形成雜質擴散區9和10，以便進行良好的金屬化歐姆接觸，對隔離深槽擴散區4 或穿透深槽擴散區6有良好的電壓鉗位，或者所述金屬接觸擴散層9和10在深槽擴散區4 和6濃度足夠形成金屬歐姆接觸以及此處金屬接觸孔能夠被深槽擴散區4和6完全包含情 況下可以省略。所述隔離深槽擴散區4要求與半導體襯底1相連接，穿透深槽擴散區6與埋層3 相連接。有益效果
本發明的一種增加高壓集成電路器件集成密度的半導體結構及製造方法，由於採 用了上述技術方案，其與常規高壓集成電路相比，具有以下優點1)由於本發明的深槽刻蝕是接近於室溫的工藝，替代了通常需要高溫長時間來形 成類似功能的隔離和穿透擴散，因而能夠大幅度降低高壓集成電路工藝處理溫度，減少了 處理時間。2)由於採用低溫的深槽刻蝕和短時間的預擴散替代高溫長時間隔離和穿透擴散， 也避免了高溫長時間固有的橫向擴散，這可以將固有的橫向擴散佔用的面積節約下來，以 30-40V高壓雙極集成電路一維剖面結構為例，設基區結構佔4個外延層厚度，隔離穿透佔 1個外延厚度，那麼採用本方法的隔離和穿透可以最大減小2. 8個外延層厚度的尺寸，僅一 維尺寸就可節約2. 8/(2. 8+4+1) = 35%的面積，考慮二維平面情況，節約的面積將更大。3)對於高壓集成電路，省略掉了對通隔離埋層雜質在外延生長時對外延電阻率的 幹擾，使得外延質量可控性得到提高。普通的對通隔離需要在外延前進行隔離埋層生長，多 數情況下是採用的硼埋層，由於硼在外延過程中的自摻雜作用，將導致外延電阻率的失控， 一般硼埋層的雜質濃度都不能太高，這也降低了對通隔離的效果，導致外延後的隔離擴散 需要更高的處理溫度和時間來達到對通隔離的目的高溫長時間的處理將必然導致較大的 面積。而採用本發明不需要外延前的隔離埋層生長，從而避免的這個問題的出現。4)由於採用了隔離深槽擴散區4和穿透深槽擴散區6，避免了常規隔離和穿透所 需的高溫長時間擴散引起的埋層在外延中擴散，也有效地減小了高壓集成電路所需的外延 層厚度，節約了外延原材料，降低外延圖形變形和漂移的程度。5)降低了高壓集成電路器件結構工藝設計難度，尤其是象高壓互補雙極集成電路 這種比較複雜的集成電路器件結構。互補雙極集成電路在隔離、穿透以及對應的埋層設計 上需要照顧和權衡都是縱嚮導電的NPN和PNP雜質濃度分布與工藝處理溫度、時間之間的 矛盾，設計起比較複雜，而採用本方法後，隔離雜質分布以及推結溫度和時間就幾乎不用考 慮，從而降低了互補雙極集成電路工藝設計難度。6)避免常規深槽加底部離子注入隔離結構存在高臺階、高電場、高應力和不良鉗 位隱患以及穿透橫向擴散。如背景技術中所闡述，常規深槽加底部離子注入隔離結構存在 高臺階、高電場、高應力和不良鉗位隱患以及穿透必然的橫向擴散引起的面積增加。本方法 由於沒有深槽側壁介質層並且可以直接鉗位隔離擴散區4，一定程度上避免其帶來的高臺 階、高電場、高應力和不良鉗位的隱患；採用深槽穿透擴散區6也避免了其穿透橫向擴散大 的缺點。
圖1是本發明的增加高壓集成電路器件集成密度的半導體結構的示意圖。圖2是本發明實施例的矽片形成埋層3、外延層2 (即半導體2)及隔離深槽刻蝕後 示意圖。圖3是在本發明實施例圖2的矽片上形成隔離熱擴散區4後示意圖。圖4是在本發明實施例圖3的矽片上進行隔離深槽多晶填充、CMP拋光平整、氧化、 穿透深槽刻蝕後示意圖。圖5是在本發明實施例圖4的矽片上形成穿透擴散區6、再進行隔離深槽多晶填充、CMP拋光平整、氧化後示意圖。圖6是在本發明實施例圖5的矽片上進行基區、發射區擴散、開接觸孔、金屬化光 刻後示意圖。
具體實施例方式本發明的具體實施方式
不僅限於以下描述的半導體器件，還可以是根據本方法的 核心和設計精神，採用業界熟知的各種能夠滿足本製造方法要求的類似方法來達到增加高 壓集成電路器件集成密度的目的。以40V高壓雙極集成電路為例說明，本發明的一種增加高壓集成電路器件集成密 度的半導體結構及製造方法的具體實施步驟如下1、在7-20 Ω. cm，P型半導體襯底1上採用業界常用氧化或者CVD低澱 方式形成600-650nm氧化層，通過光刻、薄氧形成30-50nm氧化層，再進行150KeV，(2
8)X IO15Cm-2, As離子注入，注入後採用擴散方式形成表面As濃度為(1 9) X 1019cm_2，結 深1-3 μ m的低阻埋層3，然後再通過業界常用的外延生長3 Ω . cm，9 μ m，N型半導體2。2、在半導體2上採用通用氧化或CVD方式形成氧化介質層8，厚度為400-800nm， 光刻後採用業界常用的反應離子刻蝕等刻蝕方式形成9 10 μ m深、寬度0. 4 1 μ m的隔 離矩形或者U型深槽12。如圖2所示。3、在圖2基礎上進行業界常採用的硼雜質熱預擴散，形成隔離擴散區4，要求硼雜 質熱預擴散面密度至少大於2 X IO12cnT2，如圖3所示。4、在圖3基礎上採用通用LPCVD澱積2 3 μ m多晶將深槽12填充滿，再採用通 用化學機械拋光方式將矽片表面多晶拋光平整掉。5、採用與步驟2相同的操作，獲得穿透深槽13，穿透槽位置要求與埋層3相連接即 可，不連接或者穿過埋層3太大都不利器件性能，如圖4所示。6、採用通用的磷雜質熱預擴散，形成穿透擴散區6，擴散方塊電阻為5-10 Ω / 口。 採用通用LPCVD澱積2 3 μ m多晶將深槽13填充滿，再採用通用化學機械拋光方式將矽 片表面多晶拋光平整掉。通用氧化或CVD方式再次形成氧化介質層8，如圖5所示。7、採用業界通用的基區和發射區形成技術形成基區14和發射區15，基區結 深1 1. 5 μ m，表面濃度(2 9) X1018cm_3，發射區結深0. 5 0. 7 μ m，表面濃度(1
9)X102°cnT3，如圖 6 所示。8、採用通用光刻技術打開氧化層金屬接觸孔，澱積金屬層後通過光刻形成金屬布 線11。9、完成高壓雙極集成電路製作。這裡氧化介質層8僅只表示矽片表面氧化層等有效阻擋擴散或者刻蝕的等效介 質層，不特指上述工藝步驟中某一具體氧化層。
權利要求
一種增加高壓集成電路器件集成密度的半導體結構及製造方法，包括半導體襯底1，半導體2，埋層3，隔離深槽擴散區4，隔離深槽填充多晶5，穿透深槽擴散區6，穿透深槽填充多晶7，介質層8，隔離深槽金屬接觸擴散層9，穿透深槽金屬接觸擴散層10，金屬層11，其中，半導體襯底1與半導體2是相反導電類型半導體材料，埋層3導電類型與半導體2相同，且埋層3雜質濃度大於半導體2的雜質濃度；隔離深槽擴散區4導電類型與半導體襯底1相同，隔離深槽擴散區4雜質濃度大於半導體襯底1，也大於半導體2雜質濃度；穿透深槽擴散區6導電類型與半導體2相同，也與埋層3相同，穿透深槽擴散區6雜質濃度大於半導體2雜質濃度；隔離深槽金屬接觸擴散層9導電類型與隔離深槽擴散區4相同，穿透深槽金屬接觸擴散層10導電類型與穿透深槽擴散區6相同。
2.根據權利要求1所述的增加高壓集成電路器件集成密度的半導體結構及製造方法， 其特徵在於所述隔離深槽擴散區4與穿透深槽擴散區6是相反導電類型擴散區，不用同一 次深槽刻蝕過程和擴散來形成；擴散區4和擴散區6分別形成，可以先刻蝕隔離深槽後再進 行擴散區4擴散，然後再刻蝕穿透深槽後再形成擴散區6 ；或者先刻蝕穿透深槽後再進行擴 散區6擴散，然後再刻蝕隔離深槽後再形成擴散區4 ；無論擴散區4還是擴散區6，只進行雜 質預擴散，不單獨進行雜質再擴散。
3.根據權利要求1所述的增加高壓集成電路器件集成密度的半導體結構及製造方法， 其特徵在於所述隔離深槽擴散區4雜質濃度面密度要求大於2X 1012cnT2。
4.根據權利要求1所述的增加高壓集成電路器件集成密度的半導體結構及製造方法， 其特徵在於所述隔離深槽或者穿透深槽擴散後採用不摻雜多晶5或7將深槽填充。
5.根據權利要求1所述的增加高壓集成電路器件集成密度的半導體結構及製造方法， 其特徵在於所述隔離深槽擴散區4和穿透深槽擴散區6表面進行相應雜質類型高濃度的 雜質擴散，分別形成雜質擴散區9和10，以便進行良好的金屬化歐姆接觸，對隔離深槽擴散 區4或穿透深槽擴散區6有良好的電壓鉗位，或者所述金屬接觸擴散層9和10在深槽擴散 區4和6濃度足夠形成金屬歐姆接觸以及此處金屬接觸孔能夠被深槽擴散區4和6完全包 含情況下可以省略。
6.根據權利要求1所述的增加高壓集成電路器件集成密度的半導體結構及製造方法， 其特徵在於所述隔離深槽擴散區4要求與半導體襯底1相連接，穿透深槽擴散區6與埋層 3相連接。
全文摘要
本發明涉及一種增加高壓集成電路器件集成密度的半導體結構及製造方法，針對高壓集成電路採用PN結隔離和穿透擴散佔用較大面積以及常規深槽隔離存在高臺階、高電場、高應力和不良鉗位隱患的問題，本發明採用深槽擴散隔離和深槽穿透擴散結構，實現了對高壓器件集成密度的提高及器件性能的提升。採用本發明方法，最大可以縮小35％以上的高壓集成電路面積，提高了高壓集成電路的集成密度，相對於普通穿透結構可以減薄外延層厚度，簡化高壓集成電路器件結構的工藝設計，有效地解決了常規深槽隔離結構存在的高臺階、高電場、高應力和不良鉗位隱患。本發明方法適用於高壓半導體器件和集成電路的結構設計及製造領域。
文檔編號H01L21/22GK101976680SQ20101028267
公開日2011年2月16日 申請日期2010年9月16日 優先權日2010年9月16日
發明者張正璠, 張靜, 譚開洲 申請人:中國電子科技集團公司第二十四研究所