具有低k材料的三維集成電路結構的製作方法

2023-07-29 10:58:16 1

專利名稱：具有低k材料的三維集成電路結構的製作方法
技術領域：
本發明涉及半導體器件，更具體地，涉及三維集成電路結構。
背景技術：
為了提高封裝結構的密度，可能需要將多個器件管芯封裝到同一封裝結構中。為了容納多個器件管芯，通常要將器件管芯接合到中介層上，其中，中介層中形成有穿透基板通孔(TSVs)。可以發現，由於低k介電材料通常用在器件管芯中，因此在器件管芯中可能出現低k分層和開裂。然而，又不能通過不使用低k材料來解決這個問題。由於低k介電材料具有減小RC延遲的效果，因此如果將低k介電層從器件管芯移除，則會增大RC延遲。而且， 器件管芯和中介層之間的接合可以通過金屬凸塊來實施。當器件管芯接合到中介層時，金屬凸塊也會出現開裂。

發明內容
為了解決現有技術所存在的問題，本發明提供了一種器件，包括中介層，其中不包含有源器件，其中，中介層包括基板；基板通孔(TSV)，穿透基板；以及第一介電層，位於基板上方，其中，第一介電層的第一 k值小於大約3. 8。可選地，在該器件中，第一 k值小於大約3. 5或者3. 0，基板是包含矽的半導體基板或者是介電基板。可選地，該中介層進一步包括多個第二介電層，位於基板上方；以及再分配線， 形成在多個第二介電層中，其中，多個第二介電層中的至少一個第二介電層的第二 k值小於大約3. 8，再分配線的臨界尺寸大於大約0. 3 μ m。可選地，該器件進一步包括第一管芯；以及金屬凸塊，將第一管芯接合到中介層的第一面，其中第一介電層位於基板和管芯之間。可選地，在該器件中，第一介電層是中介層的頂部介電層，或者中介層進一步包括頂部介電層，形成在第一介電層上方，其k值大於第一介電層的第一 k值。可選地，該器件進一步包括底部填充材料，設置在第一管芯和中介層之間，其中， 第一介電層與底部填充材料相接觸；或者封裝基板，接合到中介層的第二面，中介層的第二面與中介層的第一面相對；或者第二管芯，接合到中介層的第二面，中介層的第二面與中介層的第一面相對。可選地，第一管芯包括第三介電層，第三介電層的第三k值小於大約3. 8，其中第一介電層的第一 k值和第三介電層的第三k值之間的差小於大約1. 5。根據本發明的另一方面，提供了一種形成器件的方法，包括提供中介層基板，中介層基板具有第一面和第二面，第二面與第一面相對；形成基板通孔(TSV)，基板通孔穿過中介層基板；在中介層基板的第一面上形成多個層間介電(ILD)層；在多個ILD層中形成再分配線；在多個ILD層上方形成頂部介電層；以及將第一管芯接合到中介層基板的第一面，其中，第一管芯位於頂部介電層上方，並且至少一個ILD層和頂部介電層的k值小於大約 3. 8。可選地，該方法進一步包括將第二管芯接合到中介層基板的第二面；或者將封裝基板接合到中介層基板的第二面；或者在第一管芯和中介層基板之間形成金屬凸塊。可選地，在該方法中，第一管芯包括介電層，其k值小於大約3. 8。


為了全面理解本實施例及其優點，現在將結合附圖所進行的以下描述作為參考， 其中圖1示出了三維集成電路(3DIC)結構的橫截面圖，其中，中介層接合到管芯；以及圖2示出了中介層中的再分配線的頂視圖。
具體實施例方式下面，詳細討論本發明各實施例的製造和使用。然而，應該理解，本實施例提供了許多可以在各種具體環境中實現的可應用的概念。所討論的具體實施例僅僅說明性的，而不用於限制本公開的範圍。根據一個實施例，提供了一種新式的三維集成電路(3DIC)。還描述了實施例的各種變化。在各個附圖和所示出的實施例中，相似的參考標號表示了相似的部件。圖1示出了根據一個實施例的3DIC結構的橫截面圖。形成了中介層20，該中介層包括基板22和互連結構對。基板22可以由半導體材料(比如，矽)形成。可選地，基板 22由介電材料形成。中介層20基本上沒有集成電路器件，例如有源器件(比如電晶體)。 而且，中介層20可以包括或者也可以不包括無源器件(比如電容器、電阻器、電感器、變容二極體等等)。互連結構M形成在基板22上方。互連結構M包括一個或者更多介電層沈，包括介電層26A、26B*^C。介電層26A和26B代表了層間介電層(ILD)，介電層26C代表了頂部介電層。在一些實施例中，頂部介電層與底部填充件66相接觸。金屬線觀和通孔30 形成在介電層26中。在整個描述中，中介層20中包含互連結構M的一面稱為正面，相對面稱為背面。金屬線觀和通孔30稱為再分配線(RDLs)。而且，基板通孔(TSVs) 34形成在基板22中，並且電連接到RDLs 28/30。儘管未示出，但是還可以形成背面互連結構，該背面互連結構包含形成在介電層中的再分配線，其中，背面互連結構和互連結構M處於基板22 的相對面上。圖2示出了示例性RDLs 28/30的頂視圖。在一個實施例中，RDLs 28/30的臨界尺寸W大於大約0.3 μ m。貫穿中介層20的相鄰RDLs 28/30之間的間隔S可以大於大約 0. 3μπι。由於尺寸W和間隔S的數值較大，因此由RDLs 28/30之間的寄生電容所引起的RC 延遲較小，可以忽略不計。一個或者更多介電層沈包含低k介電材料。低k介電材料的k值可以低於3. 8， 低於3. 5，或者甚至低於3. 0。在一個實施例中，下部介電層沈(比如，介電層2躺是低k介電層，一個或者更多上部介電層26 (比如，介電層26B和/或^C)是非低k介電層，非低k 介電層的k值大於3. 8，並且可能大於4. 0。在可選實施例中，互連結構M中的所有介電層26都是低k介電層，所有介電層包括頂部介電層^C以及所有下部介電層沈。低k介電層 26的材料包括但不限於，聚醯亞胺、摻氟氧化物、聚合物、可以表示為SiOxCyHz的化學物質， 以及上述的組合物。介電層26中的非低k介電層(如果有的話)的材料可以由未摻雜矽玻璃(USG)、二氧化矽、氮化矽、聚醯亞胺等等形成。需要注意，根據特定材料的不同，聚醯亞胺可以是k值低達3. 0的低k介電材料，或者可以是k值高達4. 0的非低k介電材料。如果形成了背面互連結構(未示出)，則背面互連結構可以沒有任何低k介電層，或者可以包含有低k介電層。管芯40可以是包含有源器件42的器件管芯，該有源器件42可以包括，例如，電晶體。而且，管芯40可以是包含邏輯電路的高性能管芯。管芯40中的基板44可以是半導體基板，比如體矽基板，但還可以包含其它如III族元素、IV族元素、和/或V族元素的半導體材料。集成電路器件42可以形成在基板44的正表面4 上。包括在介電層52中形成的通孔50和金屬線48的互連結構46形成在基板44的正面上，金屬線48和通孔50電連接到集成電路器件42。金屬線48和通孔50可以由銅或者銅合金形成，並且可以使用鑲嵌工藝形成。介電層52可以包含一個或者更多k值低於3. 8，低於大約3. 0，或者低於大約2. 5 的低k介電層。金屬化層中由Ml到Mtop標記的介電層52可以是低k介電層。而且，管芯 40可以包括由低k介電層形成的其它金屬層。在示例性實施例中，頂部金屬通孔56形成在低k介電層58中，該低k介電層58可以由例如聚醯亞胺形成。另一方面，再分配線60可以形成在非低k介電層62中。非低k介電層62的k值大於低k介電層沈的1^值。例如， 非低k介電層62的k值可以大於3. 8。中介層20中的低k介電層沈的1^值(在下文中稱為第一低k值)可以基本上等於管芯40中的低k介電層52 (可能還有低k介電層58)的k值(在下文中稱為第二低k 值)，並且第二低k值越小，所使用的第一低k值就越小。在示例性實施例中，第一低k值和第二低k值之間的差小於大約1. 5。在一些實施例中，第一低k值和第二低k值之間的差小於大約0.5，或者小於大約0.3。形成金屬凸塊64，以接合管芯40和中介層20。在一個實施例中，金屬凸塊64是銅凸塊。在可選實施例中，金屬凸塊64是焊料凸塊。金屬凸塊64的橫向尺寸L可以小於大約50 μ m,從而金屬凸塊64也可以稱為微凸塊(u-bumps)。底部填充件66設置在管芯40 和中介層20之間的間隙(gap)中。中介層20也可以通過凸塊72接合到封裝基板70，凸塊72也可以是銅凸塊或者焊料凸塊。管芯40可以通過TSV 34電連接到封裝基板70。在一個實施例中，次管芯 (secondary die) 74接合到中介層20。次管芯74可以是例如，存儲器管芯，也可以是包含邏輯電路的高性能管芯，比如中央處理器(CPU)管芯。次管芯74和管芯40處於中介層20 相對面，並且可以通過TSV 34相互電連接。在次管芯74包含低k介電層(未示出)的實施例中，中介層20還可以包括基板22和次管芯74之間的低k介電層(未示出)。在可選實施例中，沒有次管芯接合到中介層20。可以看出，由於在中介層20和管芯40中都存在低k介電材料，因此相對端(一端面向管芯40，另一端面向中介層20)上的低k介電材料的熱特性和機械特性(比如，熱膨脹係數(CTE))能夠良好匹配。因此，在對圖1中所示的3DIC結構實施熱循環期間，施加到金屬凸塊64的應力減小，從而金屬凸塊中出現開裂的可能性較小。可以進一步看出，由於中介層20中的RDL的臨界尺寸和間隔的數值較高，因此由RDL的寄生電容所引起的RC延遲較小，從而，將低k介電材料引入中介層中對於RC延遲的提高沒有影響或者影響很小。根據實施例，一種器件，包括其中不包含有源器件的中介層。該中介層包括基板； 穿透基板的TSV ；以及基板上方的低k介電層。根據可選實施例，一種器件，包括其中不包含有源器件的中介層，其中，該中介層包括基板；穿透基板的TSV ；以及基板上方的低k介電層。該器件進一步包括其中包含有源器件的管芯；將中介層接合到管芯的金屬凸塊，低k介電層處於金屬凸塊和中介層的基板之間；以及設置在管芯和中介層之間的底部填充件。根據其他實施例，一種器件，包括其中不包含電晶體的中介層，其中，該中介層包括矽基板；穿透矽基板的TSV ；以及矽基板的第一面上的低k介電層。中介層中的矽基板的第二面上不包含任何低k介電層，其中第二面相對於第一面。儘管已經詳細地描述了本發明及其優勢，但應該理解，可以在不背離所附權利要求限定的本發明主旨和範圍的情況下，做各種不同的改變，替換和更改。而且，本申請的範圍並不僅限於本說明書中描述的工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今後開發的用於執行與根據本發明所採用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、製造，材料組分、裝置、方法或步驟根據本發明可以被使用。因此，所附權利要求應該包括在這樣的工藝、機器、製造、材料組分、裝置、方法或步驟的範圍內。此外，每條權利要求構成單獨的實施例，並且多個權利要求和實施例的組合在本發明的範圍內。
權利要求
1.一種器件，包括中介層，其中不包含有源器件，其中，所述中介層包括 基板；基板通孔(TSV)，穿透所述基板；以及第一介電層，位於所述基板上方，其中，所述第一介電層的第一 k值小於大約3. 8。
2.根據權利要求1所述的器件，其特徵在於，所述第一k值小於大約3. 5或者3. 0，所述基板是包含矽的半導體基板或者是介電基板。
3.根據權利要求1所述的器件，其特徵在於，所述中介層進一步包括 多個第二介電層，位於所述基板上方；以及再分配線，形成在所述多個第二介電層中，其中，所述多個第二介電層中的至少一個第二介電層的第二 k值小於大約3. 8，所述再分配線的臨界尺寸大於大約0. 3 μ m。
4.根據權利要求1所述的器件，其特徵在於，進一步包括 第一管芯；以及金屬凸塊，將所述第一管芯接合到所述中介層的第一面，其中所述第一介電層位於所述基板和所述管芯之間。
5.根據權利要求4所述的器件，其特徵在於，所述第一介電層是所述中介層的頂部介電層，或者所述中介層進一步包括頂部介電層，形成在所述第一介電層上方，其k值大於所述第一介電層的第一 k值。
6.根據權利要求4所述的器件，其特徵在於，進一步包括底部填充材料，設置在所述第一管芯和所述中介層之間，其中，所述第一介電層與所述底部填充材料相接觸；或者封裝基板，接合到所述中介層的第二面，所述中介層的第二面與所述中介層的第一面相對；或者第二管芯，接合到所述中介層的第二面，所述中介層的第二面與所述中介層的第一面相對。
7.根據權利要求4所述的器件，其特徵在於，所述第一管芯包括第三介電層，所述第三介電層的第三k值小於大約3. 8，其中所述第一介電層的所述第一k值和所述第三介電層的所述第三k值之間的差小於大約1. 5。
8.一種形成器件的方法，包括提供中介層基板，所述中介層基板具有第一面和第二面，所述第二面與所述第一面相對；形成基板通孔(TSV)，所述基板通孔穿過所述中介層基板； 在所述中介層基板的所述第一面上形成多個層間介電(ILD)層； 在所述多個ILD層中形成再分配線； 在所述多個ILD層上方形成頂部介電層；以及將第一管芯接合到所述中介層基板的所述第一面，其中，所述第一管芯位於所述頂部介電層上方，並且至少一個所述ILD層和所述頂部介電層的k值小於大約3. 8。
9.根據權利要求8所述的方法，其特徵在於，進一步包括 將第二管芯接合到所述中介層基板的所述第二面；或者將封裝基板接合到所述中介層基板的所述第二面；或者在所述第一管芯和所述中介層基板之間形成金屬凸塊。
10.根據權利要求8所述的方法，其特徵在於，所述第一管芯包括介電層，其k值小於大約3.8。
全文摘要
一種器件，包括其中不包含有源器件的中介層。中介層包括基板；穿透基板的基板通孔(TSV)；以及位於基板上方的低k介電層。本發明還提供了一種具有低K材料的三維集成電路結構。
文檔編號H01L23/538GK102420213SQ20111020441
公開日2012年4月18日 申請日期2011年7月20日 優先權日2010年9月24日
發明者餘振華, 吳倉聚, 邱文智 申請人:臺灣積體電路製造股份有限公司