一種具有界面N⁺層的SOILDMOS半導體器件的製作方法

2023-05-27 18:02:36 1

專利名稱：一種具有界面N+層的SOI LDMOS半導體器件的製作方法
技術領域：
本發明涉及一種半導體功率器件，特別涉及一種具有界面N+層的SOI LDMOS半導體器件。
背景技術：
絕緣體上的娃(Semiconductor On Insulator即SOI)是在上世紀80年代發展起來的新型結構的半導體襯底材料，其獨特的結構特點克服了諸多常規體矽材料的不足，充分發揮了矽集成電路技術的潛力，被譽為21世紀的矽集成技術，得到了國內外眾多專家學者的廣泛關注和深入研究。SOI 高壓集成電路(High Voltage Integrated Circuit, HVIC)集微電子技術、SOI技術和功率電子技術於一體，近年來得到了迅速地發展，成為功率集成電路領域的一個 十分重要的新興分支，在武器裝備、工業自動化、航空航天、電力電子和其它高新技術產業有著極為廣泛的應用前景。SOI橫向高壓器件作為SOI HVIC的核心部分之一因為其低的縱向耐壓和較高的自熱效應而限制了其在高壓領域內的應用。SOI器件的擊穿電壓由其縱向擊穿電壓和橫向擊穿電壓的較小值決定。由於介質埋層阻擋了器件耗盡區向襯底層擴展，使襯底層不能參與器件耐壓，也即常規SOI器件的縱向耐壓僅由有源頂層矽和介質埋層所承擔。受器件結構、自熱效應以及工藝實現等的限制，有源頂層矽和介質埋層都不能太厚，一般是頂層娃厚度(ts)小於20 V- m,介質埋層厚度Ct1)小於4 ii m,所以SOI橫向高壓器件縱向耐壓較低，成為限制其在HVIC的應用和發展的主要原因。這方面的內容可見參考文獻F. Udrea, D. Garner, K. Sheng, A. Popescu, H. T. Lim and ff. I. Milne,「SOI power devices，，， Electronics & Communication Engineering Journal, pp27-40(2000);或，Warmerdan I. and Punt, ff. , 「High-voltage SOI for single-chip power，，，Eur. Semicond. , June, ppl9_20 (1999)。典型的常規N溝道SOI LDMOS結構如圖I所示，I為襯底矽層(f或PO, 2為介質埋層，3為有源半導體層(S層)，4為N+漏區，5為N+源區，6為P阱，7為漏電極，8為源電極，9為柵氧化層，10為柵電極。圖I所示常規的SOI高壓器件縱向耐壓受到有源頂層3和介質埋層2界面的無電荷高斯定理限制對於介質埋層為SiO2的常規SOI器件，在器件擊穿時的介質埋層電場E1和有源半導體內電場Es恆有關係aE1 ^ 3ES」。由於常規情況下娃的臨界擊穿電場(Es，c)是一個20-40 V/um間的常數，故器件擊穿時E1約為100V/ u m,而實際的SiO2介質擊穿電場(Etc)可達600V/ii m以上,也就是說,介質埋層的高臨界電場遠遠沒有被充分利用。因此，通過增強SOI器件介質埋層電場使之儘可能的達到其擊穿電場是提高SOI高壓器件縱向耐壓的有效途徑。目前增強介質層電場主要有採用引入低介電係數且高臨界擊穿電場的新埋層、在介質埋層界面引入電荷和超薄頂層矽(ts〈0. Iym)三類技術。這方面的內容可見參考文獻Bo Zhang, Zhaoji Li, Shengdong Hu, and Xiaorong Luo,「Field enhancement for dielectric layer of high-vltage devices on silicon oninsulator」， IEEE Trans. Electron Devices, pp 2327-2334 (2009)。
低介電係數方面文獻Xiaorong Luo等,A new structure and its analyticalmodel for the electric field and breakdown voltage of SOI high voltagedevice with variable—k dielectric buried layer, Solid-State Electronics, 51:493-99(2007)，如圖2所示。該結構採用低K介質22作為介質埋層21而提高埋層電場和器件耐壓，但低K介質SOI與常規CMOS工藝兼容方面遇到挑戰；在此基礎上，Xiaorong Luo等，Novel Low-k Dielectric Buried-Layer High-Voltage LDMOS on Partial SOI, IEEETrans. Electron Devices, pp 535-538 (2010)，又提出 LK 介質 PSOI 結構，獲得高耐壓的同時，降低自熱效應。電荷型SOI高壓器件方面美國專利Yasuhiro Uemoto, KatsushigeYamashlta, Takashi Miura, United states Patent, 6, 531738, Mar. 11, 2003,在氧化層和頂層矽之間插入一層P+耐壓層，使得漂移區耗盡而P+層不完全耗盡，且源端下的P+層耗盡區比漏端下的P+層耗盡區寬，這有利於頂層矽的耗盡層在漂移區均勻的擴展，從而提高器件耐壓。這種器件結構可將擊穿電壓從常規結構的200V提高到400V ；文獻H.Funaki, Y. Yamaguchi, K. Hirayama, et al, 「New 1200V MOSFET structure on SOIwith SIPOS shielding layer」，Procs. Proc. of ISPSD, pp25_28 (1998),提出在頂層娃和埋氧層之間插入半絕緣多晶娃(Semi-Insulating Polycrystalline Silicon, SIPOS)層，通過在SIP0S/Si02W面引入電荷而提高埋層電場，改善SOI的縱向擊穿問題。其存在的 問題是SIPOS工藝重現性差，洩漏電流較大；文獻郭宇鋒，李肇基，張波等，「階梯分布埋氧層固定電荷SOI高壓器件新結構和耐壓模型」，半導體學報，ppl623-1628(2004)，提出階梯分布埋氧界面電荷S0I(Step Buried Oxide Charge, SB0C)高壓器件新結構,通過在埋氧層表面分區注入重離子形成固定界面電荷；美國專利Dieter Silber, Wolfgang ffondrak,Robert Plikat，Patent, 6495864，Dec. 17, 2002,如圖3所示。該結構在介質埋層的上界面形成介質槽23，介質槽阻擋了橫向電場對電荷的抽取，使電荷在槽內形成積累，從而增強了介質埋層電場，提高擊穿電壓，但該結構的工藝實現較為複雜；中國專利張波，胡盛東，李肇基，ZL 2009 I 0058489. 9, 2010年6月，如圖4所示。在介質埋層界面注入高濃度N+島即界面高濃度n+區25，在相鄰兩個n+島25內積累反型空穴來增強介質埋層電場。超薄娃層方面文獻S. Merchant, E. Arnold, H. Baumgart, et al. Realization of highbreakdown voltage (>700V) in thin SOI device. In: Proc ISPSD, pp31_35(1991)，採用超薄漂移區(0. I u m)線性摻雜，如圖5所示。該結構利用薄Si層臨界擊穿電場顯著增加而提高埋氧層電場和器件耐壓，但源端極低的漂移區濃度使得源端形成「熱點」而提前擊穿。另外，文獻R, Tadikonda 等，Realizing high breakdown voltage (>600V) inpartial SOI technology, Solid State Electron. , ppl655_1660 (2004),如圖 6所不。該結構利用PSOI (Partial SOI)使得襯底參與耐壓，從而獲得高耐壓，同時由於半導體窗口24的存在緩解了自然效應。目前，高耐壓的SOI器件仍然是世界範圍內的研究熱點。

發明內容
有鑑於此，為了解決SOI器件低耐壓的問題，本發明提出一種提高耐壓能力的SOILDMOS半導體器件，針對SOI器件縱向耐壓低的缺點，有效的提高整個器件的耐壓，其耐壓由於介質埋層電場的增強以及頂層有源矽層內電場的優化而較常規結構SOI器件有效提聞。本發明的目的是這樣實現的
本發明提供的一種具有界面N+層的SOI LDMOS半導體器件，包括襯底矽層、介質埋層和有源頂層矽，所述介質埋層設置於襯底矽層與有源頂層矽之間，所述有源頂層矽包括N型矽層、P型矽層和N+矽層，所述N+矽層設置於介質埋層上方，所述P型矽層設置於N+矽層上方，所述N型娃層設置於P型娃層上方。進一步，還包括在介質埋層設置的半導體窗口，所述半導體窗口設置於襯底層和有源頂層矽之間，構成部分SOI襯底結構(PSOI)。 進一步，所述有源頂層矽還設置有N+漏區、N+源區和P阱，所述N+漏區上方設置有漏電極，所述P阱上方還設置有柵氧化層，所述柵氧化層上方設置有柵電極，所述N+源區設置於P阱區域內上方，所述N+源區上方設置有源電極。進一步，所述有源頂層矽中的N型矽層中是採用P-top技術形成的。進一步，所述有源半導體層為Si、SiC、GaN半導體材料中的一種或多種。進一步,所述介質埋層為SiO2和/或Si3N4介質。本發明的優點在於本發明將有源頂層矽自半導體表面至介質埋層分為N型矽層、P型矽層和N+矽層三部分；本發明採用在介質埋層與有源頂層矽間設置N+矽層，使得該器件在反向阻斷狀態時，高濃度N+矽部分耗盡，漏端界面處已耗盡N+層內的高濃度電離施主正電荷增強介質埋層電場，所產生的附加電場將調製漂移區內的電場，防止器件在漏端界面處提前擊穿，從而有效提高器件縱向耐壓。當器件有源頂層矽厚度一定時，調節有源頂層矽內P型矽層的厚度及濃度可調整有源頂層矽內『漂移區的厚度及濃度，使得器件滿足不同的RESURF條件。因此該結構可有效的提高整個器件的耐壓，緩解了器件擊穿電壓與導通電阻之間的矛盾。本發明的其它優點、目標和特徵在某種程度上將在隨後的說明書中進行闡述，並且在某種程度上，基於對下文的考察研究對本領域技術人員而言將是顯而易見的，或者可以從本發明的實踐中得到教導。本發明的目標和其它優點可以通過下面的說明書以及附圖中所特別指出的結構來實現和獲得。


為了使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明作進一步的詳細描述，其中
圖I為常規SOI LDMOS器件結構示意 圖2為具有變K介質埋層的SOI LDMOS器件結構示意 圖3為介質槽SOI LDMOS器件結構示意 圖4為電荷島SOI LDMOS器件結構示意 圖5為超薄線性漂移區SOI器件結構示意 圖6為PSOI結構示意 圖7為本發明提出的具有界面N+層的SOI LDMOS半導體器件結構；
圖8為本發明提出的具有界面N+層的PSOI LDMOS半導體器件結構；
圖9為本發明提出的採用P-top技術的具有界面N+層的SOI LDMOS半導體器件；圖10為本發明提出的採用P-top技術的具有界面N+層的SOI LDMOS反向擊穿時候的二維等勢線分布 圖11為採用P-top技術的不具有界面N+層的SOI LDMOS反向擊穿時候的二維等勢線分布 圖12為採用P-top技術常規SOI LDMOS在反向擊穿時候的二維等勢線分布圖。
具體實施例方式以下將結合附圖，對本發明的優選實施例進行詳細的描述；應當理解，優選實施例僅為了說明本發明，而不是為了限制本發明的保護範圍。圖7為具有界面N+層的SOI LDMOS半導體器件結構，如圖所示本發明提供的一種具有界面N+層的SOI LDMOS半導體器件，包括襯底矽層、介質埋層和有源頂層矽，所述介質埋層設置於襯底矽層與有源頂層矽之間，所述有源頂層矽包括N型矽層、P型矽層和N+矽層，所述N+矽層設置於介質埋層上方，所述P型矽層設置於N+矽層上方，所述N型矽層設置於P型矽層上方。還可在介質埋層設置有半導體窗口，所述半導體窗口設置於襯底層和有源頂層矽之間。或者該半導體窗口也可以設置於襯底層和界面橫向變摻雜層34之間，構成部分SOI襯底結構。本發明中的上方是指從襯底矽層指向介質埋層和有源頂層矽的方向。所述有源頂層矽還設置有N+漏區、N+源區和P阱，所述N+漏區上方設置有漏電極，所述P阱上方還設置有柵氧化層，所述柵氧化層上方設置有柵電極，所述N+源區設置於P阱區域內上方，所述N+源區上方設置有源電極。所述有源頂層矽中的N+矽層，由於其不能完全耗盡，故其厚度小於I微米，可以根據需要調整。作為上述實施例的進一步改進，所述有源頂層矽中的N+矽層，其濃度分布範圍在lE16/cm3至lE20/cm3之間，可以根據需要調整。所述有源頂層矽中的N型矽層中採用了 P-top技術，以進一步調製矽內電場，降低器件導通電阻。所述有源半導體層為Si、SiC、GaN半導體材料中的一種或多種。所述介質埋層為SiO2和/或Si3N4介質。圖8為具有界面N+層的PSOI LDMOS半導體器件結構示意圖；如圖所示，其中，襯底層I可以採用N_或P_，介質埋層2，有源頂層矽3為S層，半導體窗口 24，有源頂層矽3中N型矽層31、有源頂層矽中P型矽層32、有源頂層矽中N+矽層33，其相關參數如N型矽31和P型矽32的厚度和濃度分布可以根據需要調整。本發明的工作原理下面以採用了 P-top技術的SOI LDMOS為例，對上述耐壓層的工作機理進行詳細說明。圖9為本發明提出的採用P-top技術的具有界面N+層的SOILDMOS半導體器件；其中，襯底層I (N_*P_)，介質埋層2，有源頂層矽(S層)3，有源頂層矽3中N型矽層31、有源頂層矽中P型矽層32、有源頂層矽中N+矽層33，N+漏區4，N+源區5，P阱6，漏電極7，源電極8，柵氧化層9，柵電極10。該結構將有源頂層矽3中分為有源頂層矽中N型矽層31、有源頂層矽中P型矽層32、有源頂層矽中N+矽層33。當其漏端外加一個高電壓Vd，而源、柵和襯底接地，也即器件處於反向阻斷狀態時，非耗盡的有源頂層矽中N+矽層中漏端界面處積累高濃度施主，也即該處積累高濃度的不可動電離施主正電荷。根據包含界面電荷的高斯定理，這些電離施主正電荷將增強介質埋層電場，從而有效提高器件縱向耐壓。另外，由於界面處的電勢不均等，使得非耗盡的有源頂層矽中N+矽層中電離施主正電荷也不均等，其隨著電勢由源至漏逐漸增加，調製了器件的有源頂層矽內的電場，提高器件橫向耐壓。同時，當器件有源頂層矽厚度一定時，調節有源頂層矽內P型矽層的厚度及濃度可調整有源頂層矽內『漂移區的厚度及濃度，使得器件滿足不同的RESURF條件。圖10是本發明提出的採用P-top技術的具有界面N+層的SOI LDMOS反向擊穿時候的二維等勢線分布圖；圖11是採用P-top技術的不具有界面N+層的SOI LDMOS反向擊穿時候的二維等勢線分布圖；圖12是採用P-top技術常規SOI LDMOS在反向擊穿時候的二維等勢線分布圖。三者相比較可以看出本發明提出的採用P-top技術的具有界面N+層的SOI LDMOS等勢線分布明顯得到優化。以上所述僅為本發明的優選實施例，並不用於限制本發明，顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些 改動和變型在內。
權利要求
1.一種具有界面N+層的SOI LDMOS半導體器件，包括襯底矽層、介質埋層和有源頂層矽，所述介質埋層設置於襯底矽層與有源頂層矽之間，其特徵在於所述有源頂層矽包括N型矽層、P型矽層和N+矽層，所述N+矽層設置於介質埋層上方，所述P型矽層設置於N+矽層上方，所述N型娃層設置於P型娃層上方。
2.根據權利要求I所述的具有界面N+層的SOILDMOS半導體器件，其特徵在於還包括在介質埋層設置的半導體窗口，所述半導體窗口設置於襯底層和有源頂層矽之間。
3.根據權利要求2所述的具有界面N+層的SOILDMOS半導體器件，其特徵在於所述有源頂層矽還設置有N+漏區、N+源區和P阱，所述N+漏區上方設置有漏電極，所述P阱上方還設置有柵氧化層，所述柵氧化層上方設置有柵電極，所述N+源區設置於P阱區域內上方，所述N+源區上方設置有源電極。
4.根據權利要求3所述的具有界面N+層的SOILDMOS半導體器件，其特徵在於所述有源頂層矽中的N型矽層中是採用P-top技術形成的。
5.根據權利要求4所述的具有界面N+層的SOILDMOS半導體器件，其特徵在於所述有源半導體層為Si、SiC, GaN半導體材料中的一種或多種。
6.根據權利要求5所述的具有界面N+層的SOILDMOS半導體器件，其特徵在於所述介質埋層為SiO2和/或Si3N4介質。
全文摘要
本發明公開了一種具有界面N+層的SOILDMOS半導體器件，涉及一種半導體功率器件，包括襯底矽層、介質埋層和有源頂層矽，介質埋層設置於襯底矽層與有源頂層矽之間，有源頂層矽自半導體表面至介質埋層分為N型矽層、P型矽層和N+矽層三部分；本發明採用在介質埋層與有源頂層矽間設置N+矽層，使得該器件在反向阻斷狀態時，界面部分耗盡的高濃度電離施主增強介質埋層電場，並有效調製有源頂層矽內電場分布，從而有效提高器件縱向耐壓和器件橫向耐壓。同時，有源頂層矽中的P型矽層可調節該器件的RESURF條件，緩解器件擊穿電壓與導通電阻之間的矛盾。
文檔編號H01L29/78GK102760753SQ201210261200
公開日2012年10月31日 申請日期2012年7月26日 優先權日2012年7月26日
發明者唐昭煥, 徐學良, 王健安, 秦國林, 羅俊, 胡盛東, 譚開洲, 陳文鎖 申請人:中國電子科技集團公司第二十四研究所