輔助總線狀態轉變的處理器和方法

2023-05-27 18:37:21 4

專利名稱：輔助總線狀態轉變的處理器和方法
技術領域：
本發明涉及集成電路上的通用處理器體系結構，並且更具體地，涉及 作為處理器和具有多協議的多個數據總線單元之間的接口的可配置有限狀態機(TCAM)。
技術背景在半導體集成電路(ic)上使用小型電晶體的微處理器(mP)在其 硬體數字系統的設計中可以使用狀態機或有限狀態機(FSM)。微處理器 還可以4吏用可編程狀態才幾。例如，在授予Wise等人的美國專利No.6799246中公開了一種用於從 存儲器總線接收數據並且將數據存儲進存儲器陣列的硬體系統。存儲器數 據可以被轉換為駐留在與其關聯的總線地址不同的存儲器陣列的部分。這 允許存儲器陣列實現在數據存儲以及數據操作方面的靈活性。使用三重內 容可尋址存儲器設備(TCAM)來從外部存儲器總線地址提供對數據駐留 位置的索引。公開了利用外圍總線控制信號針對存儲器陣列和數據移動的 存儲器硬體輔助。用於集成電路上的片上系統(SOC)環境的處理器系統可以使用用於 通用外圍處理器的基於軟體的體系結構。然而，在實踐中，這種體系結構 的有用性受多總線的協議需求的限制。例如，如果總線協議需要在單個周 期內來自微控制器(MCU或u控制器(uController))的響應，貝'j u控制器可能不具有滿足指定響應時間的帶寬。核心IP庫是實現不同功能(例如PCI核、UART核、SRAM核) 的邏輯設計的庫。核心IP庫包含大量的獨特設計，對其設計、維護和從技 術到技術節點遷移的成本很高。然而，在專用集成電路(ASIC)的集成電 路設計功能中需要核心IP庫。高速接口之間的總線適配器通常使用例如在ASIC內的專用電路來實 現。如果在該專用電路內發現缺陷或者接口協議發生改變，則ASIC必須 重新設計和製造，這需要一定的費用並且對實現產品商用所需的時間長度 (市場投^L時間)產生顯著影響。外圍處理器或微控制器提供將一個總線標準轉換為另 一個所需的處 理。這些處理器通常不是系統的主處理器，而是專用於處理接口轉換。通 過寸吏用這些外圍處理器，某些外圍核心或微控制器是可替換的，它們之前 用專用電路構建。出於性能和尺寸的原因，外圍核心通常使用專用電路。總 線協議需要狀態跟蹤，並且以前只有專用電路能夠滿足性能需求。然而， 隨著性能和尺寸領域的技術改進，可適度地應用更多的通用解決方案。當使用通用微處理器來替換外圍核心、處理器或微控制器時，可以支 持的各種協議將取決於微處理器的性能等等。在給定的技術節點，該微處 理器可以將某個最大數目的周期專門用於分析和響應外圍接口的各種狀 態。對於複雜或快速接口，該周期數可能不夠充分。因此，當在專用電路上發現錯誤時，或者當實現接口協議改變時，將 期望減少所需費用和對設計、製造和時間的影響。還將期望提供一種用於 當發現缺陷時或者當實現接口協議改變時消除對重新設計和製造ASIC的 需要的方式。此外，還將期望軟體體系結構提供對總線上的多種協議的控 制。發明內容本發明涉及一種集成電路(IC)上的通用外圍處理器體系結構，其包 括第 一數據總線和第二數據總線。第 一和第二數據總線耦合到三重內容可 尋址存儲器(TCAM)接口邏輯設備並且處理器耦合到TCAM。 TCAM使 能第一和第二數據總線之間的通信。數據路徑使能第一和第二數據總線之 間的數據傳送，並且數據路徑還與數據存儲設備通信。數據控制路徑使能 數據存儲設備、處理器和TCAM之間的通信，並且耦合到數據存儲設備、 處理器和TCAM。數據存儲設備可以包括FIFO設備。第一和第二TCAM 分別耦合到第 一和第二總線，並且第 一和第二處理器可以耦合到第一和第二 TCAM，同時第一和第二數據存儲設備可以都與數據路徑通信。在根據本發明的另一方面， 一種集成電路(IC)上的通用外圍處理器 體系結構包括第 一數據總線和第二數據總線。第 一數據總線耦合到第一 TCAM,並且第二數據總線耦合到第二TCAM，用於使能第一和第二總線 之間的通信，包括使能多個信令協議的接口。用於管理IC上的控制功能 的處理器通過數據路徑耦合到第一 TCAM和第二 TCAM，使得數據路徑 與耦合到第二存儲設備的第一存儲設備通信。數據控制路徑使能第一和第 二數據存儲設備、處理器以及第一和第二TCAM之間的通信，並且耦合到 第一和第二數據存儲設備、處理器和第一和第二TCAM。在本發明的相關方面，TCAM適用於處理器之間的使用預定義協議的 接口。在本發明的相關方面，多個TCAM彼此通信且與多個處理器通信。 在本發明的相關方面，多個FIFO與第一和第二數據總線通信。 在本發明的相關方面，至少兩個時鐘域和多個元穩定性 (meta-stability )設備與處理器通信，以提供時鐘域與處理器之間的接口 。 根據本發明的另一方面， 一種集成電路(IC)上的通用外圍處理器體 繫結構包括第一數據總線和第二數據總線，其與第一三重內容可尋址存儲 器(第一 TCAM)和第二三重內容可尋址存儲器(第二 TCAM)通信， 使得第一和第二 TCAM使能第一和第二數據總線之間的通信，包括使能多 個信令協議的接口。用於管理IC上的控制功能的第一處理器耦合到第一 TCAM,而第二處理器耦合到第二TCAM。第一數據存儲設備與第一處理 器通信，而第二數據存儲設備與第二處理器通信。第一和第二數據存儲設 備都耦合到第一數據總線和第二數據總線並且彼此通信。數據控制路徑使 能第一和第二數據存儲設備、第一和第二處理器以及第一和第二TCAM之 間的通信，並且耦合到第一和第二數據存儲設備、第一和第二處理器以及 第一和第二 TCAM。第一 TCAM配置為狀態機並且耦合到第一數據存儲 設備。第一 TCAM適用於第一處理器和第一數據總線之間的使用第一預定 義協議的接口 。第二 TCAM配置為狀態機並且耦合到第二數據存儲設備。第二 TCAM適用於第二處理器和笫二數據總線之間的使用第二預定義協 議的接口。在本發明的相關方面，第一數據總線和第一TCAM在第一時鐘域中， 而笫二數據總線和第二TCAM在第二時鐘域中。此外，至少一個元穩定性 設備與第一和第二數據總線以及第一和第二處理器通信並且提供第一和第 二數據總線與第一和第二處理器之間的接口。在本發明的相關方面，第 一和第二數據存儲設備分別包括第 一和第二 FIFO設備。在本發明的相關方面，第一和第二變換器分別提供第一和第二數據總 線之間的數據變換。此外第一和第二變換器分別經由多個數據路徑與第一 和笫二數據存儲設備通信，並且分別經由多個控制路徑與第 一和第二處理 器通信。在本發明的相關方面，第一和第二數據總線彼此通信，並且經由多個 數據路徑與第 一和第二存儲設備通信。在本發明的另一方面， 一種方法使得IC上的外圍處理器能夠提供多 個數據總線之間的接口，並且包括提供第一數據總線和笫二數據總線， 其中第一數據總線耦合到第一 TCAM接口邏輯設備，並且第二數據總線耦 合到第二 TCAM接口邏輯設備，以便使能第一和第二數據總線之間的通 信。提供用於管理控制功能的處理器，該處理器耦合到第一TCAM和第二 TCAM。數據路徑使能與耦合到第二數據存儲設備的第一數據存儲設備之 間的數據傳送。該方法還提供第一控制路徑，其使能與第一數據存儲設 備之間的通信並且耦合到第一數椐存儲設備；第二控制路徑，其使能與第 二數據存儲設備之間的通信並且耦合到第二數據存儲設備。接收從處理器 到第一或第二 TCAM中至少之一的數據以提供處理器與第一和第二數據 總線之間的使用預定義協議的接口。第一和第二 TCAM可以配置為狀態 機。在本發明的相關方面，第一處理器和第二處理器耦合到笫一 TCAM和 第二 TCAM。第一 TCAM接收來自第一處理器的數據而第二 TCAM接收來自第二處理器的數據。


圖1是根據本發明的實施例的通用總線接口順序有限狀態機(FSM ) 的框圖；圖2是圖1示出的FSM中的示例性TCAM設備的框圖； 圖3A是針對圖1示出的FSM的示例性狀態圖；以及 圖3B是針對圖3示出的狀態圖的狀態表。
具體實施方式
本發明提供用於在通用外圍處理器體系結構中使用的可重複編程的有 限狀態機。如果在狀態機中發現錯誤或者接口協議改變，則該可重複編程 的有限狀態機可以實現改變。三重內容可尋址存儲器(TCAM)提供一種 實現高性能有限狀態機的機制。FSM可以處理接口信令協議，同時處理器 處理剩餘的控制功能。通常，信號可以是單個線載數位訊號，其可以被分 配一個意思，例如"開始傳送(start-transfer )，，、"請求總線(request-bus )"、 "準予總線(grant-bus)，，等。信令協議是已定義的、必須被遵守以影響 某種事務的不同信號之間的交互和事件的序列。例如，總線一側上的設備 可能希望寫數據，並且因此聲稱請求信號(request-signal)。接收單元可 以聲稱準予總線。發送設備於是可以聲稱開始傳送，並且於是開始在數據 總線上發送數據。所有這些事件可能需要在另一個事件的幾個周期內發生。FSM能夠遵 循協議規則，其中處理器可能不具有帶寬。在該例子中，處理器將向TCAM 內的FSM發出寫命令(這是控制功能)，並且TCAM將在所需時間內負 責聲稱和響應各個信號，以構成寫事務。通常，根據本發明，如圖l所示例的，微處理器或微控制器30、 100 使用可編程有限狀態機14、 120 (作為接口邏輯設備)來實現針對多個數 據總線20、 152的接口功能。本發明使用(三重內容可尋址存儲器)TCAM 來構建有限狀態機14、 120。此外，本發明提供可編程有限狀態機14、 120,其可以用於多個總線20、 152之間的接口 。本發明還涉及本地總線和TCAM 交互。本發明訪問外部外圍總線並且控制與外圍總線控制信號相關聯的工 作。本發明的示例性的實施例在圖1中示出並且包括通用處理器體系結 構，其包括第一數據總線20和第二數據總線152，其中從第一總線到第二 總線的數據流路徑由 一 系列信號交互來啟動，該信號交互可以例如由總線 一側上可能希望寫數據的設備啟動。系統包括兩個可配置的有限狀態機 14、 120,其針對相應的數據總線20、 152在處理器30、 100和控制總線 18、 150之間接口連接。FSM 14、 120使用三重內容可尋址存儲器設備(TCAM)來提供處理器30、 100和控制總線18、 150之間的接口。本發 明擴展了通用外圍處理器的體系結構以提供可配置的有限狀態機14、 100(接口邏輯設備)，其可以處理低層協議要求。本發明的實施例通過提供 基於三重內容可尋址存儲器(TCAM)的靈活的FSM體系結構來使用基 於軟體的方法。總而言之，本發明描述了一種通用有限狀態機(FSM),其可以從微 處理器卸下(offload)低層協議處理，由此擴展該基於微處理器的體系結 構所支持的接口數。該有限狀態機體系結構的主要單元是三重內容可尋址 存儲器(TCAM)。三重CAM ( TCAM )利用"無關(don't care ) " ( X，s ) 狀態而允許模式匹配，其匹配特定狀態的一組信號。在搜索期間，無關狀 態用作通配符(wildcard)。根據本發明的通用外圍處理器包括TCAM。 TCAM是完全可配置的 並且可以匹配通配輸入模式和"X"(無關)狀態。在實現TCAM時，狀 態機中的分支數限於TCAM輸入的總數。TCAM的內容可以被修改，因 此，FSM的定義可以動態重新編程。默認狀態可以容易地限定陷阱錯誤狀 態。默認陷阱狀態可被編程到TCAM中，使得不匹配任何有效狀態的輸入 將匹配陷阱狀態的標籤。例如，如果TCAM被編程使得最低優先級輸入(考 慮到匹配時的最後輸入)定義所有輸入為無關，則在給定了沒有任何更高 優先級輸入被匹配的情況下，該輸入將總是得到匹配。FSM經由硬體分支 矢量將狀態信息傳輸給微處理器。硬體分支矢量允許執行線程定義其將作用在FSM的當前狀態的點。此外，本發明的通用外圍處理器包括作為外圍處理器和總線單元之間 的接口的可配置的FSM的使用。通用外圍處理器使用TCAM來構建可配 置的FSM，其提供硬體分支矢量給微處理器。根據本發明的FSM是動態 可重新配置的，以便處理接口協議的各個階段。參考圖1,通用總線接口順序FSM電路IO的實施例在集成電路(IC 或晶片)350上示出。FSM電路10沿著分割線95分成時鐘域A10a和時 鍾域B 10b。 FSM電路10包括沿著分割線95的元穩定性設備80、 90和 190。元穩定性設備80、 90和190與處理器通信以提供時鐘域與處理器之 間的接口 。沿總線A數據路徑20的數據在時鐘域A 10a中經由數據路徑 22、 64和66朝著時鐘域B 10b行進。在時鐘域B10b內，數據路徑經由 數據路徑82和98繼續下去，因此數據路徑98與總線B數據路徑152連 接。沿著總線B的數據在朝著時鐘域A 10a的方向上經由數據路徑132和 134行進，因此數據路徑142與元穩定性設備1卯連接。時鐘域A10a中 的FIFO 50經由數據路徑192連接到元穩定性i殳備190。數據路徑194返 回到總線A數據路徑120。通常，FIFO指先入先出，其是一種處理來自 隊列或堆棧的程序工作請求使得時間最久的請求下一個被處理的方法。電路IO (在圖1中示出)包括總線序列FSM 14,其經由控制路徑21 連接到總線A控制線18。 FSM 14被設計作為TCAM。微控制器30經由 控制路徑32與FSM 14通信，並且經由數據路徑34與TCAM FSM 14通 信。微控制器30還經由控制路徑36直接與總線A控制線18通信，以及 經由控制路徑62與變換設備60直接通信。變換設備60執行總線A 20和 總線B 152之間的數據變換。FSM分別經由控制路徑52、 58與FIFO 50 和56 二者通信。微控制器30經由控制路徑94與元穩定性設備90通信。 變換設備60經由數據路徑66連接到元穩定性設備80,元穩定性設備80 接著經由數據路徑82連接到FIFO 96。繼續參考圖1，微控制器100經由控制路徑102連接到元穩定性設備 90，並且經由控制路徑110連接到總線序列TCAM FSM 120。微控制器 100還經由控制路徑104直接連接到總線B控制線150,並且經由控制路徑106直接連接到變換設備140。與變換設備60類似，變換設備140執行 總線A20和總線B152之間的數據變換。例如，總線A20可以被配置為 傳輸32位寬的數據部分，而總線B152可以傳輸8位寬的數據部分。在該 例子中，從總線A到總線B的傳輸將需要將32位寬的數據部分分成4個 8位寬的數據部分。類似地，從總線B到總線A的傳輸將需要將4個8位 寬的數據片匯集成一個32位的片。此外，變換設備60、 140可以根據每個 總線規範的字節排序規則來重新排序字節。變換設備60、 140允許總線序 列FSM14、 120管理總線協議的控制部分，而變換設備60、 140管理所實 現的總線協議的數據格式化方面。如圖1所示，FIFO 96經由數據路徑98連接到總線B數據路徑152。 總線序列TCAM FSM 120經由控制路徑110連接到孩史控制器100，並且經 由控制路徑122連接到總線B控制邏輯150。 TCAM FSM 120經由控制路 徑126連接到FIFO 130，並且經由數據路徑112連接到微控制器100。總 線B數據152經由控制路徑132連接到FIFO 130。 FIFO 130經由控制路 徑134連接到變換電路140。變換140經由控制路徑142連接到元穩定性 設備l卯。FIFO 150經由數據路徑192連接到元穩定性設備190，並且經 由數據路徑194連接到總線A數據路徑。總線序列FSM 14、 120分別監控總線A控制邏輯18和總線B控制邏 輯150,並且可以從^:處理器30、 100卸下信號級協"i義。另外，總線序列 FSM 14、 120可以控制從相應的總線20、 152的數據部分加載和卸載合適 的FIFO。微處理器30、 100可以分別經由數據路徑34、 112在總線序列 FSM內分別加載TCAM FSM 14、 120的內容。時鐘域A 10a和時鐘域B 10b 可以不是同步的，並且因此元穩定性設備80、 90、 190提脈^適的時鐘域 接口。參考圖2，總線序列FS的實施例是通過TCAM 300構建的。TCAM 300 的輸入包括FIFO狀態信號304 (滿級別)、來自孩i控制器308的信號、 來自外圍總線312的控制部分的信號和表示FSM 316的當前狀態的信號。 根據這些輸入信號的值，可以確定下一狀態320和輸出324。來自TCAM 300的輸出信號包括下一狀態320、外圍總線上的驅動信號324、 FIFO控制信號328 (加載/卸載)、和用於由微處理器中的寄存器330接收的分 支矢量332。孩￡控制器輸入308加載TCAM 300的標籤336和內容340 二 者。標籤336與具有內容340的特定存儲器地址單元相關聯。因為IC350 或4鼓控制器30、 100 (圖1)可以動態改變該狀態才幾/TCAM 300的定義， 所以可以針對接口定義的不同階段(訓練、自動檢測、睡眠等等)改變協 議。FIFO的控制(何時加載/卸載)和FIFO的狀態(滿、空、將滿等等) 經由控制路徑58、 52、 124、 126 (在圖1中示出)傳輸給狀態機14、 120/ 從狀態機14、 120傳輸。例如，參考圖1，如果總線A20試圖向總線B152 寫數據，則狀態機可以進入等待來自總線A20的數據到達的狀態。在該情 況下，如果有空間的話它將把數據加載入FIFO 56。如果FIF0 56沒有空 間，則狀態機14可以轉換到另一狀態，其在總線A上聲稱某個等待信號。 如圖2所示，FIFO狀態304是到TCAM300的輸入的一個欄位。FIFO控 制328是FSM輸出的一個欄位。對FIFO和控制信號的編碼將取決於FIFO 接口，其不在此進行規定。參考圖3A和3B ，示出了一個示例狀態圖400和相應的狀態表600。 狀態圖400和表600反映一個示例TCAM中的可能的狀態改變。當設計總 線序列FSM來處理不同協議時，需要狀態機來跟蹤協議的各個階段。 TCAM使能了對狀態機的一般化構建。通過使用狀態機，TCAM可以被 編程以包含下一狀態以及各種控制。應該理解，TCAM可以用於根據總線 上的特定協議構建任何數量的不同類型的狀態機。特定的有限狀態機轉換由FSM輸入的某種組合來觸發。採取特定轉 換路徑的判決基於FSM輸入(包括根本沒有輸入)的某個子集，在該情 況下剩餘的輸入被認為是無關的。通過TCAM構建的狀態機可以使用 TCAM中的"掩碼，，功能定義哪些輸入是重要的而哪些輸入是無關的。在 圖3A中，例如，從狀態C 450到D 550的轉換將總是發生，而與輸入的 狀態(In=XXX)無關。因此，狀態機表的行712設置了掩碼的所有位， 其意味著在匹配表的該行時將不考慮任何輸入位。在圖3A中示出的狀態圖400中，描述了狀態A402，其具有的值表示出當前狀態"00" 404、總線輸出狀態"00" 408以及分支狀態"00" 412。 在狀態圖600中，三行702、 704、 706示出當前狀態為"00" 404，其對應 於狀態402。狀態圖600中的下一狀態列616是"01" 、 "10"或"00"， 其分別對應於4亍702、 704、 706。參考圖3，如可以從狀態圖400中看出的那樣，狀態A 402的下一狀 態可以是返回420到狀態A 402中的狀態"00"，其分別對應於行706、 列616、 620和624，並且特別地對應於狀態A 420的總線輸出"00" 408 和分支"00" 412。同樣，A 402的下一狀態可以是到狀態C 450，其中當 前狀態是"10" 452,其對應於行704、列616，其中下一狀態是"10"。 C 450中的總線輸出狀態"11"和分支狀態"00"分別對應於行704中的 列620、 624。針對行704的列608中示出的FIFO輸入"X10"對應於狀 態圖中對狀態C450的輸入451。最後，A402的下一狀態可以是在B500 中示出的當前狀態"01" 504，其具有總線輸出狀態"01" 506和分支狀態 "00" 508,其分別對應於表600中的行702、列616、 620和624。在針對 行702的列608中示出的FIFO輸入"X01"對應於狀態圖中對狀態B 500 的輸入502。在圖3B示出的狀態圖中，所呈現的狀態C 450的當前狀態是"10" 452，其對應於狀態表600中的行712、列604。下一狀態是D 550，其中 當前狀態是"11",其對應於狀態表中的行714和716、列616。狀態表 600的行712、列608示出的FIFO輸入在狀態圖中描述為進入狀態550的 輸入"XXX" 551。狀態D550中示出的下一總線輸出狀態"10" 556和下 一分支狀態"10" 568對應地在狀態表600中的行712、列620和624中分 別示出，並且下一狀態"11"在列616中示出。從狀態B 500中，當前狀態是"01"，其對應於狀態表中的行708和 710。下一狀態可以是"11"，其跟隨輸入"XOO"沿著路徑510到狀態D 550，並且在狀態表600的行708、列616示出。行708中列620和624中 的下一總線和下一分支狀態分別示出"10"和"10"，其對應於狀態D550 中的總線輸出和分支狀態。當跟隨返回線501回到B 500時，狀態500的 下一狀態輸出也可以是"01"，並且如狀態表中行710、列616所示那樣，其中對應的總線輸出狀態"01" 506和分支狀態"00" 508分別在列620 和列624中示出。從狀態D550中，當前狀態552是"11"，其對應於狀態表中的行714。 在狀態表600的行714、列616中，下一狀態是"00"。如狀態圖中的線 560所示出的那樣，狀態D550的下一狀態是返回具有當前狀態"00" 404 的狀態A402。同樣，D550的下一狀態輸出可以是返回554到D,其對應 於狀態表600中的行716、列616。根據本發明，TCAM可以被編程以實現任何有限狀態機。用於對有限狀態機的編程的限制包括TCAM的特性，例如輸入數量、標籤尺寸等。TCAM類似於標準隨機存取存儲器(RAM)，因為其在可尋址存儲器單元陣列中存儲信息。然而，在RAM中，地址用於訪問該陣列，而且地址根據RAM的設計與存儲陣列中的單元隱含地相關聯。相反地，在TCAM中，存儲器單元與地址或標籤的這種關聯必須是例如被明確編程到圖2中示出的TCAM 300的標籤部分336之中。TCAM查看所述輸入，將輸入與標籤內容比較以確定要訪問哪個存儲單元內容。TCAM的標籤部分必須 在讀和寫可以發生之前進行初始化。此外，對於構建通用有限狀態機，TCAM是有利的，因為掩碼位612 (圖3)可以被認為是TCAM的標籤部分的一部分，其允許忽略輸入的位 欄位。掩碼表示出在試圖將輸入與標籤匹配時輸入中的哪些位是重要的。 另 一個特徵是以特定的順序搜索標籤。有可能將標籤編程使得多個標籤可 以匹配給定的輸入，因此TCAM將總是選擇最高優先級的匹配。例如，在 圖3中，在表的最後一行(716) , TCAM掩碼被設置為全l,其意味著在 嘗試將輸入與標籤匹配時將忽略所有輸入。這具有的效果是任何輸入都 將匹配該標籤。然而，因為這是最低優先級輸入，所以僅當沒有任何高優 先級標籤匹配時，該標籤才匹配。儘管已經關於本發明的優選實施例具體地示出和描述了本發明，但是 本領域技術人員將理解，在不偏離本申請的精神和範圍的情況下可以在形 式和細節上進行修改。因此，目的在於本發明不限於此處描述和說明的精 確形式和細節，而是落在所附權利要求的範圍內。
權利要求
1.一種集成電路上的通用外圍處理器體系結構，包括第一數據總線和第二數據總線，其中所述第一和第二數據總線耦合到三重內容可尋址存儲器設備，其用於使能所述第一和第二數據總線之間的通信；用於管理所述集成電路上的控制功能的處理器，其耦合到所述三重內容可尋址存儲器設備；數據路徑，其使能所述第一和第二數據總線之間的數據傳送，其中所述數據路徑還與數據存儲設備通信；以及數據控制路徑，其使能所述數據存儲設備、所述處理器和所述三重內容可尋址存儲器設備之間的通信，並且耦合到所述數據存儲設備、所述處理器和所述三重內容可尋址存儲器設備。
2. 根據權利要求l所述的外圍處理器，其中所迷數據存儲設備包括先 入先出設備。
3. 根據權利要求l所述的外圍處理器，進一步包括耦合到所述第一三 重內容可尋址存儲器和所述第二三重內容可尋址存儲器的第 一和第二處理 器；以及包括都和所述數據路徑通信的第一和第二數據存儲設備。
4. 一種集成電路上的通用外圍處理器體系結構，包括 第一數據總線和第二數據總線，其中所述第一數據總線耦合到配置為狀態機的第一三重內容可尋址存儲器接口邏輯設備，並且所述第二數據總 線耦合到配置為狀態機的第二三重內容可尋址存儲器接口邏輯設備，其中 所述第一和第二三重內容可尋址存儲器使能所述笫一和第二數據總線之間 的通信，包括使能多個信令協議的接口 ；用於管理所述集成電路上的控制功能的處理器，其通過數據路徑耦合 到所述笫一三重內容可尋址存儲器和所述第二三重內容可尋址存儲器，其 中所述數據路徑與耦合到第二數據存儲設備的笫一數據存儲設備通信；以及數據控制路徑，其使能所述第一和第二數據存儲設備、所述處理器和 所述第 一和第二三重內容可尋址存儲器接口邏輯設備之間的通信，並且耦 合到所述第一和第二數據存儲設備、所述處理器和所述第一和第二三重內 容可尋址存儲器接口邏輯設備，並且所述第一和第二三重內容可尋址存儲 器適用於處理器之間的使用預定義協議的接口 。
5. 根據權利要求4所述的外圍處理器，進一步包括多個三重內容可尋 址存儲器，這些三重內容可尋址存儲器彼此通信且與多個處理器通信。
6. 根據權利要求4所述的外圍處理器，包括多個先入先出設備，其與 所述第一和第二數據總線通信。
7. 根據權利要求4所述的外圍處理器，進一步包括至少兩個時鐘域和 多個元穩定性設備，其與處理器通信以提供所述時鐘域與所述處理器之間 的接口。
8. —種集成電路上的通用外圍處理器體系結構，包括 第一數據總線和第二數據總線，其與笫一三重內容可尋址存儲器和第二三重內容可尋址存儲器通信，其中所述第一和第二接口邏輯設備使能所 述第 一和第二數據總線之間的通信，包括使能多個信令協議的接口 ；第一處理器和第二處理器，所述第一處理器用於管理所述集成電路上 的控制功能，並耦合到所述第一三重內容可尋址存儲器，所述第二處理器 用於管理所述集成電路上的控制功能，並耦合到所述第二三重內容可尋址 存儲器；第 一數據存儲設備和第二數據存儲設備，所述第 一數據存儲設備與所 述第一處理器通信，所述第二數據存儲設備與所述第二處理器通信，所述 第 一和第二數據存儲設備都耦合到所述第 一數據總線和所述第二數據總線 並且彼此通信；數據控制路徑，其使能所述第一和第二數據存儲設備、所述第一和第 二處理器以及所述第一和第二三重內容可尋址存儲器之間的通信，並且耦 合到所述第一和第二數據存儲設備、所述第一和第二處理器以及所迷第一和第二三重內容可尋址存儲器；所述第一三重內容可尋址存儲器配置為狀態機並且耦合到所述第一數 據存儲設備，所述第一三重內容可尋址存儲器適用於所述第一處理器和所 述第一數據總線之間的使用第一預定義協議的接口；以及所述第二三重內容可尋址存儲器配置為狀態機並且耦合到所述第二數 據存儲設備，所述第二三重內容可尋址存儲器適用於所述第二處理器和所 述第二數據總線之間的使用第二預定義協議的接口 。
9. 根據權利要求8所述的外圍處理器，其中所述第一數據總線和所述 第一三重內容可尋址存儲器在第一時鐘域中，而所述第二數據總線和所述 第二三重內容可尋址存儲器在第二時鐘域中，並且至少一個元穩定性設備 與所述第一和第二數據總線及所述第一和第二處理器通信並且提供所述第 一和第二數據總線與所述第一和第二處理器之間的接口。
10. 根據權利要求8所述的外圍處理器，其中所述第一和第二數據存 儲設備分別包括第 一和第二先入先出設備。
11. 根據權利要求8所述的外圍處理器，進一步包括笫一和第二變換 器，用於分別提供所述第一和第二數據總線之間的數據變換，其中所述第 一和第二變換器分別經由多個數據路徑與所述第 一和第二數據存儲設備通 信，並且分別經由多個控制路徑與所述第一和第二處理器通信。
12. 根據權利要求8所述的外圍處理器，其中所述第一和第二數據總 線彼此通信，並且經由多個數據路徑與所述第一和第二存儲設備通信。
13. —種使得集成電路上的外圍處理器能夠提供多個數據總線之間的 接口的方法，包括提供第一數據總線和第二數據總線，其中所述第一數據總線耦合到配 置為狀態機的第一三重內容可尋址存儲器接口邏輯設備，並且所述第二數 據總線耦合到配置為狀態機的第二三重內容可尋址存儲器接口邏輯設備， 以便使能所述第一和第二數據總線之間的通信；提供用於管理控制功能的處理器，所述處理器耦合到所述第一三重內 容可尋址存儲器和所述第二三重內容可尋址存儲器；提供數據路徑，所述數據路徑使能與耦合到第二數據存儲設備的第一數據存儲設備之間的數據傳送；提供第一控制路徑，其使能與所述第一數據存儲設備之間的通信並且 耦合到所述第 一數據存儲設備；提供第二控制路徑，其使能與所述第二數據存儲設備之間的通信並且 耦合到所述第二數據存儲設備；接收從所述處理器到所述第 一或第二三重內容可尋址存儲器中的至少 一個的數據，以提供所述處理器與所述第一和第二數據總線之間的使用預 定義協議的接口。
14.根據權利要求13所述的方法，進一步包括第一處理器和第二處理 器，其耦合到所述第一三重內容可尋址存儲器和所述第二三重內容可尋址 存儲器，並且所述第一三重內容可尋址存儲器接收來自所述第一處理器的 數據而所述第二三重內容可尋址存儲器接收來自所述第二處理器的數據。
全文摘要
一種輔助總線狀態轉變的處理器和方法。其中，一種集成電路(IC)上的通用外圍處理器體系結構包括第一數據總線和第二數據總線，其與配置為狀態機的第一和第二三重內容可尋址存儲器(TCAM)設備通信。第一和第二處理器耦合到第一總線接口邏輯和第二總線接口邏輯。第一和第二數據存儲設備與第一和第二處理器通信並且耦合到第一和第二數據總線並且彼此通信。TCAM設備被配置為狀態機，並且耦合到處理器、數據存儲設備和總線接口邏輯，並且適用於與處理器、數據存儲設備和總線接口邏輯的使用預定義協議的接口。
文檔編號G06F13/40GK101231627SQ20081000881
公開日2008年7月30日 申請日期2008年1月24日 優先權日2007年1月26日
發明者C·R·奧格爾維, C·S·伍德拉夫, G·J·曼恩, J·M·諾曼, K·J·古德諾, P·A·山頓, S·布埃蒂, T·E·倫納德 申請人:國際商業機器公司