Nmos電晶體及其製作方法
2023-05-26 23:26:01 2
Nmos電晶體及其製作方法
【專利摘要】本發明的技術方案提供了NMOS電晶體及其製作方法，其中，所述NMOS電晶體的製作方法包括：提供半導體襯底；在所述半導體襯底上形成柵極結構，在柵極結構兩側的半導體襯底內形成源極和漏極；形成拉應力層，所述拉應力層覆蓋所述柵極結構和所述半導體襯底；去除覆蓋在所述柵極結構上方的拉應力層；在柵極結構上方處形成壓應力層。本發明通過去除柵極上方的具有拉應力的應力層，再形成的具有壓應力的應力層，使其可以直接對柵極產生向下的壓力，從而使得柵極對襯底會產生向下的壓力，從而轉化為沿溝道長度方向的張應力，使得溝道中電子的遷移率進一步增大，從而使得NMOS電晶體具有更高的運轉速度。
【專利說明】NMOS電晶體及其製作方法
【技術領域】
[0001]本發明涉及半導體製作領域，尤其涉及一種NMOS電晶體及其製作方法。
【背景技術】
[0002]隨著集成電路製造技術的發展，集成電路的特徵尺寸不斷減小；在此發展進程中，為了不對半導體器件造成損害，勢必要將集成電路的工作電壓也相應的不斷減小。然而，為了保證集成電路在較小的工作電壓下能夠保持較好的性能，目前通常採用的辦法是將應力施加於MOS電晶體上，從而引起晶格應變，以提聞載流子(電子或者空穴)的遷移率。對MOS電晶體施加應力的技術有很多種，比如:應力記憶技術(Stress memorizationtechnique, SMT)、雙應力層(Dual stress liners,DSL)、應力接近技術(Stress proximitytechnique, SPT)、植入SiGe或SiC (eSiGe/eSiC)形成應力襯墊層等，相關對CMOS電晶體施加應力的信息可以參考公布號為CN101924107A中國發明專利申請。
[0003]在高K高k金屬柵(HKMG) MOS電晶體的製作過程中，對MOS電晶體施加應力的一種方式如下所示:首先在半導體器件中形成高K柵介質層、位於柵介質層之上的多晶矽虛擬柵極(dummy poly gate);然後沉積一層或多層層間介質層,利用化學機械拋光(CMP)工藝對層間介質層進行平坦化處理直至露出多晶矽虛擬柵極；去除多晶矽虛擬柵極，並在多晶矽虛擬柵極所在位置形成溝槽，沉積金屬層以使金屬層填充所述溝槽，這樣由金屬層構成的高k金屬柵可以替代多晶矽虛擬柵極，高K柵介質層與金屬層一起形成高k金屬柵。其中，在平坦化處理之前沉積的一層或多層層間介質層中包括接觸孔刻蝕停止層(Contactetch stop layers, CESL),作為刻蝕層間介質層形成接觸孔時的刻蝕停止層。CESL的材質一般為氮化矽，質地較硬。其能夠對其覆蓋的半導體器件產生張應力或者壓應力，具體由形成氮化矽的沉積工藝中的工藝條件所決定。所以，這一層氮化矽除了作為CESL，還作為對MOS電晶體施加應力的應力層。一般的，NMOS電晶體中的CESL提供張應力，PMOS電晶體中的CESL提供壓應力。但是，在這種方式中，對NMOS電晶體性能的改善並不明顯。並且，仍不能滿足對於NMOS電晶體較高運轉速度的需求。因此，有必要提供一種能夠進一步增加溝道的電荷載流子遷移率的匪OS電晶體。
【發明內容】
[0004]本發明解決的問題是利用沉積應力層來改善NMOS電晶體性能的效果不明顯。
[0005]為解決上述問題，本發明的技術方案提出了一種NMOS電晶體的製作方法，包括:
[0006]提供半導體襯底；
[0007]在所述半導體襯底上形成虛擬柵極，所述虛擬柵極包括高k介質層和偽柵材料層；
[0008]在所述虛擬柵極兩側的半導體襯底內形成源極和漏極；
[0009]形成拉應力層，所述拉應力層覆蓋所述虛擬柵極和所述半導體襯底；
[0010]去除覆蓋在所述虛擬柵極上方的拉應力層；[0011]去除所述偽柵材料層，並在原偽柵材料層處填充柵極材料，使得所述柵極材料和高k介質層形成高k金屬柵；
[0012]在所述高k金屬柵上方處形成壓應力層。
[0013]可選的，所述虛擬柵極為多個；在所述形成拉應力層之後，去除覆蓋在所述虛擬柵極上方的拉應力層之前，還包括在拉應力層上形成介質層，以填滿所述多個虛擬柵極之間的空間。
[0014]可選的，形成介質層後，採用化學機械研磨的方式進行全局平坦化，所述化學機械研磨進行至露出所述虛擬柵極，以實現所述虛擬柵極上方的拉應力層的去除。
[0015]可選的，在所述高k金屬柵上方形成壓應力層的方式為:
[0016]在形成高k金屬柵之後，在剩餘的拉應力層和高k金屬柵上形成層間介質層；
[0017]刻蝕所述層間介質層，在高k金屬柵上方形成開口 ；
[0018]在所述開口中填充所述壓應力層。
[0019]可選的，在高k金屬柵上方處形成壓應力層之後，還包括:
[0020]在源極、漏極上方形成接觸孔，以及所述壓應力層中形成接觸孔。
[0021]可選的，在所述形成拉應力層的步驟之前，在所述源極和漏極的表面形成有自對準金屬矽化物。
[0022]本發明的技術方案還提供了另一種NMOS電晶體的製作方法，包括:
[0023]提供半導體襯底；
[0024]在所述半導體襯底上形成柵極結構，在柵極結構兩側的半導體襯底內形成源極和漏極；
[0025]形成拉應力層，所述拉應力層覆蓋所述柵極結構和所述半導體襯底；
[0026]去除覆蓋在所述柵極結構上方的拉應力層；
[0027]在柵極結構上方處形成壓應力層。
[0028]可選的，所述柵極結構為多個；在所述形成拉應力層之後，去除覆蓋在所述柵極結構上方的拉應力層之前，還包括在拉應力層上形成介質層，以填滿所述多個柵極結構之間的空間。
[0029]可選的，形成介質層後，採用化學機械研磨的方式進行全局平坦化，所述化學機械研磨進行至露出所述柵極結構，以實現所述柵極結構上方的拉應力層的去除。
[0030]可選的，在柵極結構上方形成壓應力層的方式為:
[0031]在去除覆蓋在所述柵極結構上方的拉應力層之後，在剩餘的拉應力層和柵極結構上形成層間介質層；
[0032]刻蝕所述層間介質層，在所述柵極結構上方形成開口 ；
[0033]在所述開口中填充所述壓應力層。
[0034]可選的，所述柵極結構包括柵極絕緣層和柵極材料層，其中，所述柵極絕緣層為氧化矽，所述柵極材料層為多晶矽。
[0035]可選的，在柵極結構上方處形成壓應力層之後，還包括:
[0036]在源極、漏極上方形成接觸孔，以及所述壓應力層中形成接觸孔。
[0037]可選的，在所述形成拉應力層的步驟之前，在所述源極和漏極的表面形成有自對準金屬矽化物。[0038]本發明的技術方案還提供了一種NMOS電晶體，包括:
[0039]形成在半導體襯底上的柵極結構和位於所述柵極結構兩側的半導體襯底中的源漏區；
[0040]覆蓋所述柵極結構以及柵極結構兩側的半導體襯底的應力層，其中，位於柵極結構上方的為壓應力層，柵極結構的側壁以及柵極結構兩側的半導體襯底上為張應力層。
[0041]可選的，包括:所述柵極結構上的壓應力層中引出有連接所述柵極結構的接觸孔，所述接觸孔和所述柵極結構的接觸面的面積小於所述壓應力層與所述柵極結構的接觸面的面積。
[0042]可選的，所述柵極結構為多晶矽柵極或者高k金屬柵。
[0043]與現有技術相比，本發明的技術方案具有以下優點:
[0044]本發明的技術方案通過去除柵極上方的具有拉應力的應力層，再形成具有壓應力的應力層，在柵極上方形成的具有壓應力的應力層可以直接對柵極產生向下的壓力，從而使得柵極對襯底會產生向下的壓力，從而轉化為沿溝道長度方向的張應力，使得溝道中電子的遷移率進一步增大，從而使得NMOS電晶體具有更高的運轉速度。
【專利附圖】
【附圖說明】
[0045]圖1是在NMOS電晶體的源極、漏極和柵極上覆蓋張應力層的示意圖；
[0046]圖2至圖9是本發明實施例中形成匪OS電晶體的示意圖。
【具體實施方式】
[0047]發明人發現，對於覆蓋在NMOS電晶體的柵極和源漏極上的具有張應力的應力層來說，其對於溝道產生的應力類型是不同的。如圖1所示，在NMOS電晶體3的源極S、漏極D和柵極G上覆蓋張應力層300。發明人經過多次實踐和測試發現，覆蓋在源極S和漏極D上的張應力層300對於NMOS電晶體的溝道所產生的效果是沿溝道長度方向具有拉伸的張應力。而柵極G頂部覆蓋的那部分張應力層300對溝道的效果是具有壓應力。也就是說，在柵極頂部覆蓋的張應力層300對溝道產生的應力與提高NMOS溝道中載流子的遷移率需要的應力相反，這樣，不僅不能起到提高NMOS溝道性能的效果，還產生了反效果，削弱了源極S和漏極D上應力層300的效果。
[0048]為了解決這個問題，並儘量的提高NMOS電晶體的性能，發明人創造性的提出了把柵極G上方應力層300去除，然後形成具有壓應力的應力層的方法。這樣，柵極G上方的具有拉應力的應力層300已經去除，去除了對溝道中提高載流子遷移率起反作用的因素，並且形成的具有壓應力的應力層直接對柵極產生向下的壓力，使得柵極對襯底產生向下的壓力，從而轉化為沿溝道長度方向的張應力，使得溝道中電子的遷移率進一步增大，從而使得NMOS電晶體具有更高的運轉速度。
[0049]為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。
[0050]實施例一
[0051]以下結構圖2至圖9來闡述本實施例中形成NMOS電晶體的過程以及最終形成的NMOS電晶體的結構。[0052]如圖2所示，提供半導體襯底100，在所述半導體襯底100上形成NMOS電晶體的源極S、漏極D和柵極結構，以及覆蓋在柵極結構和所述半導體襯底100上的應力層103。
[0053]本實施例中，所述半導體襯底可以為P型輕摻雜的半導體襯底，或者具有P阱的半導體襯底。所述源極S、漏極D和柵極結構形成在P阱所在的區域內。
[0054]所述柵極結構包括柵極絕緣層101和柵極材料層104。
[0055]在本實施例的本步驟中，所述柵極結構為虛擬柵極，其中，所述柵極絕緣層101為高k介質層，所述柵極材料層104為偽柵材料層，材質為多晶矽。所述偽柵材料層104在本步驟中是按照形成高K金屬柵的後柵工藝的需要預先形成的，其在後續工藝中會被去除，然後再填上新的柵極材料，形成NMOS電晶體真正的柵極。
[0056]所述源極S、漏極D為位於所述柵極結構兩側的半導體襯底100中的N型高濃度摻雜區。
[0057]所述應力層103的材質為氮化矽，其作用有兩種:一是在後續工藝中刻蝕層間介質層形成接觸孔時，作為接觸孔刻蝕停止層(Contact etch stop layers, CESL);另一個作用是對NMOS電晶體的溝道提供張應力。
[0058]其中，在源極S、漏極D上還具有採用自對準工藝形成的金屬矽化物(未圖示)，所述金屬矽化物為NiSi或NiPtSi，在NiPtSi金屬矽化物中，Pt所佔質量百分比為5?10%。所述金屬矽化物的作用是減少在最終形成好的NMOS電晶體中，源極S、漏極D和接觸孔之間的接觸電阻。在本實施例中，所述自對準金屬矽化物形成在應力層103覆蓋之前。這樣，可以使應力層103保留在NMOS電晶體表面，維持對電晶體的溝道施加應力。常見的應力層提供方法包括應力記憶技術等，應力記憶技術是通過在形成好應力層之後進行退火的方式使得應力被記憶在襯底中，在退火的過程中，襯底中的矽會膨脹，而應力層會束縛襯底表面的矽的膨脹，保持和應力層相似的晶格結構，這樣應力層中的應力被記憶在襯底中，而對溝道產生應力。然後，再把應力層去掉。在應力層去除後，才會進行形成自對準金屬矽化物、形成層間介質等需要對襯底直接處理的工藝步驟。而本實施例中，可以通過保留應力層來對溝道施加應力。則不需要通過退火這一步就可以使得應力可以被施加在溝道上，這樣可以避免退火使得源極S、漏極D等襯底中的離子摻雜區中的雜質擴散而帶來的不良的影響。以及避免退火帶來的對金屬矽化物的帶來的影響。同時，由於不需要去除應力層，還可以避免去除應力層時對金屬矽化物表面阻值的影響。
[0059]接下來，如圖3所示，在應力層103的表面形成介質層105。
[0060]圖中所示僅為一個柵極結構，但是本領域的技術人員能夠想像的是，在整個半導體工藝的過程中，涉及到位於同一半導體基底上的若干個柵極結構。在經過上一步驟形成應力層103之後，在柵極結構和柵極結構之間的應力層103會形成有凹陷。為了使得全局平坦化，在所述應力層103表面再形成一層介質層105，以填滿柵極結構和柵極結構之間的空間，直至所述介質層105的表面至少超過柵極結構表面。
[0061]所述介質層105為氧化矽或低介電常數材料等層間介質層常用的材質，形成方式可以為沉積或者旋塗。
[0062]接下來，如圖4所示，去除柵極結構表面的介質層105和應力層103。
[0063]本實施例中，去除柵極結構表面的介質層105和應力層103的方式為化學機械研磨，所述化學機械研磨進行至露出偽柵材料層104停止。這樣，在柵極結構上的介質層105和應力層103被去除了，但是其它區域的介質層105和應力層103依然有保留。
[0064]接下來，如圖5所示，去除柵極結構中的偽柵材料層104，在其原來所在的位置形成缺口 20。
[0065]由於前一步驟中，通過化學機械研磨去除了柵極結構表面的介質層105和應力層103，暴露出了柵極材料層104。在本步驟中，可以直接通過溼法刻蝕去除暴露出來的偽柵材料層104。在本實施例中，所去除的柵極結構為虛擬柵極，為的是按照後柵工藝形成高k金屬柵。本步驟中去除偽柵材料層104的目的是為後續工藝中在偽柵材料層104處填充入功函數金屬層，以和高k介質層101構成高k金屬柵。
[0066]接下來，如圖6所示，沉積一 NMOS功函數金屬層106，在如圖5所示的缺口 20內形成一 NMOS功函數金屬層106,以與高k介質層101構成高k金屬柵的柵極結構。所述形成NMOS功函數金屬層106的形成方法為沉積或者電鍍。
[0067]接下來，如圖7所示，在功函數金屬層106、應力層103和介質層105上形成層間介質層107。
[0068]所述層間介質層107可以為氧化矽、低介電常數材料或超低介電常數材料。形成方式可以為沉積或者旋塗。
[0069]然後，繼續參考圖7所示，在高k金屬柵正上方的層間介質層107中形成開口 22。優選的，所述開口 22正好完全暴露所述高k金屬柵。
[0070]所述形成開口 22的方式可以為等離子體幹法刻蝕工藝，也可以為溼法刻蝕。具體操作可以為:在層間介質層107上方覆蓋一層光刻膠,通過光刻形成光刻膠圖形暴露高k金屬柵上方的層間介質層107，然後刻蝕去除暴露出來的層間介質層107從而形成開口 22，然後利用灰化法去除光刻膠。
[0071]其中，上述開口 22的大小決定了後續工藝中填充在開口 22中的壓應力層的大小，從而決定了柵極接受到的壓力的大小。所述壓應力層沒有完全覆蓋住高k金屬柵，會使得高k金屬柵受到的壓力沒有達到最大，效果不能最好。並且，在為了避免後續在高k金屬柵上形成接觸孔之後，還能儘量多的保留所述開口 22中的壓力層，所述開口 22應該儘量的大。而若所述壓應力層超過了所述高k金屬柵，會使得壓力從高k金屬柵兩側的層間介質層傳到半導體襯底上，對電晶體的性能提高起到消極的作用。所述開口 22的大小和位置以剛好暴露出高k金屬柵結構的上表面為最優，這樣能夠使得之後填充在開口 22中的壓應力層正好覆蓋完全住高k金屬柵的上表面，能提供給高k金屬柵可能實現的最大的壓力，並且沒有對電晶體的性能提高產生消極效果。
[0072]接下來，如圖8所示，在所述開口 22中形成壓應力層108，所述壓應力層108具有壓應力。
[0073]形成壓應力層108的方法可以為沉積，具體操作為:在圖7所示的半導體結構中通過沉積形成壓應力層108，所述壓應力層108具有壓應力，填充滿開口 22。通過沉積的工藝參數控制可使得所述壓應力層108具有壓應力。全局形成的壓應力層108還具有覆蓋在層間介質層107的表面的部分。然後，通過化學機械研磨或者回蝕，使得覆蓋在層間介質層107的表面的部分去除，僅保留填充在開口 22中的部分。
[0074]形成在高k金屬柵上的壓應力層108能夠對高k金屬柵產生直接的壓力，從而使得高k金屬柵對襯底產生向下的壓力，從而轉化為沿溝道長度方向的張應力，使得溝道中電子的遷移率進一步增大，從而使得NMOS電晶體具有更高的運轉速度。
[0075]至此，即形成本實施例提供的NMOS電晶體，其包括:
[0076]形成在半導體襯底100上的柵極結構和位於所述柵極結構兩側的半導體襯底中的源區S和漏區D ;
[0077]覆蓋所述柵極結構以及柵極結構兩側的半導體襯底的應力層103和108，其中，位於柵極結構上方的為壓應力層108，柵極結構的側壁以及柵極結構兩側的半導體襯底上為張應力層103。
[0078]所述NMOS電晶體的源區S和漏區D也還可以引出有實現與其它半導體器件實現電連接的接觸孔13，所述柵極結構上方的壓應力層108中引出有實現與其它半導體器件實現電連接的所述柵極結構的接觸孔14，所述接觸孔14和所述柵極結構的接觸面的面積小於所述壓應力層與所述柵極結構的接觸面的面積。所述柵極結構為高k金屬柵，包括功函數金屬層106和高k介質層101。
[0079]本領域技術人員能夠理解的是，儘管所述高k金屬柵上的接觸孔14會穿過壓應力層108，但由於接觸孔14和高k金屬柵接觸面的面積小於高k金屬柵的上表面，因而，所述壓應力層108還會保留部分在接觸孔周圍，對柵極產生壓應力，從而對NMOS電晶體的溝道產生張應力。
[0080]實施例二
[0081 ] 在本實施例中，所述NMOS電晶體為一般的多晶矽柵極的NMOS電晶體，所述柵極結構包括柵極絕緣層和柵極材料層。所述柵絕緣層為氧化矽，所述柵極材料層為多晶矽。在形成好之後，直接作為NMOS電晶體的柵極，不需要去除再形成高k金屬柵。除此以外，本實施例的其它工藝步驟和操作和實施例一類似。
[0082]具體的，本實施例的步驟包括:
[0083]提供半導體襯底，在所述半導體襯底上形成NMOS電晶體的源極、漏極和柵極結構，以及覆蓋在柵極結構和所述半導體襯底上的張應力層。所述張應力層的材質為氮化矽，其作用有兩種:一是在後續工藝中刻蝕層間介質層形成接觸孔時，作為接觸孔刻蝕停止層(Contact etch stop layers, CESL);另一個作用是對NMOS電晶體的溝道提供張應力；
[0084]在氮化矽的表面形成另一層介質層，以填至超過柵極結構的表面。所述介質層的材質可以為氧化矽，其作用為填滿柵極結構和柵極結構之間的空間，直至所述介質層的表面至少超過柵極結構表面；
[0085]採用化學機械研磨進行全局平坦化並去除柵極結構表面的介質層和接觸孔刻蝕
停止層；
[0086]在柵極結構表面、張應力層和氧化矽上形成層間介質層，並在柵極結構正上方的層間介質層中形成開口；
[0087]在所述開口中形成壓應力層；
[0088]在源極、漏極和柵極結構的上方形成接觸孔。
[0089]至此，構成本實施例提供的多晶矽柵極的NMOS電晶體，其包括:
[0090]形成在半導體襯底上的柵極結構和位於所述柵極結構兩側的半導體襯底中的源漏區；
[0091]覆蓋所述柵極結構以及柵極結構兩側的半導體襯底的應力層，其中，位於柵極結構上方的為壓應力層，柵極結構的側壁以及柵極結構兩側的半導體襯底上為張應力層。
[0092]所述柵極結構上的壓應力層中引出有連接所述柵極結構的接觸孔，所述接觸孔和所述柵極結構的接觸面的面積小於所述壓應力層與所述柵極結構的接觸面的面積。
[0093]所述柵極結構為多晶矽柵極。
[0094]以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制。
[0095]雖然本發明已以較佳實施例披露如上，然而並非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
【權利要求】
1.一種NMOS電晶體的製作方法，其特徵在於，包括: 提供半導體襯底； 在所述半導體襯底上形成虛擬柵極，所述虛擬柵極包括高k介質層和偽柵材料層； 在所述虛擬柵極兩側的半導體襯底內形成源極和漏極； 形成拉應力層，所述拉應力層覆蓋所述虛擬柵極和所述半導體襯底； 去除覆蓋在所述虛擬柵極上方的拉應力層； 去除所述偽柵材料層，並在原偽柵材料層處填充柵極材料，使得所述柵極材料和高k介質層形成高k金屬柵； 在所述高k金屬柵上方處形成壓應力層。
2.如權利要求1所述的製作方法，其特徵在於，所述虛擬柵極為多個；在所述形成拉應力層之後，去除覆蓋在所述虛擬柵極上方的拉應力層之前，還包括在拉應力層上形成介質層，以填滿多個所述虛擬柵極之間的空間。
3.如權利要求2所述的製作方法，其特徵在於，形成介質層後，採用化學機械研磨的方式進行全局平坦化，所述化學機械研磨進行至露出所述虛擬柵極，以實現所述虛擬柵極上方的拉應力層的去除。
4.如權利要求1所述的製作方法，其特徵在於，在所述高k金屬柵上方形成壓應力層的方式為: 在形成高k金屬柵之後，在剩餘的拉應力層和高k金屬柵上形成層間介質層； 刻蝕所述層間介質層，在高k·金屬柵上方形成開口 ； 在所述開口中填充所述壓應力層。
5.如權利要求1或4所述的製作方法，其特徵在於，在高k金屬柵上方處形成壓應力層之後，還包括: 在源極、漏極上方形成接觸孔，以及所述壓應力層中形成接觸孔。
6.如權利要求1所述的製作方法，其特徵在於，在進行所述形成拉應力層的步驟之前，所述源極和漏極的表面形成有自對準金屬矽化物。
7.—種NMOS電晶體的製作方法，其特徵在於，包括: 提供半導體襯底； 在所述半導體襯底上形成柵極結構，在柵極結構兩側的半導體襯底內形成源極和漏極； 形成拉應力層，所述拉應力層覆蓋所述柵極結構和所述半導體襯底； 去除覆蓋在所述柵極結構上方的拉應力層； 在柵極結構上方處形成壓應力層。
8.如權利要求7所述的製作方法，其特徵在於，所述柵極結構為多個；在所述形成拉應力層之後，去除覆蓋在所述柵極結構上方的拉應力層之前，還包括在拉應力層上形成介質層，以填滿多個所述柵極結構之間的空間。
9.如權利要求8所述的製作方法，其特徵在於，形成介質層後，採用化學機械研磨的方式進行全局平坦化，所述化學機械研磨進行至露出所述柵極結構，以實現所述柵極結構上方的拉應力層的去除。
10.如權利要求7或9所述的製作方法，其特徵在於，在柵極結構上方形成壓應力層的方式為: 在去除覆蓋在所述柵極結構上方的拉應力層之後，在剩餘的拉應力層和柵極結構上形成層間介質層； 刻蝕所述層間介質層，在所述柵極結構上方形成開口 ； 在所述開口中填充所述壓應力層。
11.如權利要求7所述的製作方法，其特徵在於，所述柵極結構包括柵極絕緣層和柵極材料層，其中，所述柵極絕緣層為氧化矽，所述柵極材料層為多晶矽。
12.如權利要求7所述的製作方法，其特徵在於，在柵極結構上方處形成壓應力層之後,還包括: 在源極、漏極上方形成接觸孔，以及所述壓應力層中形成接觸孔。
13.如權利要求7所述的製作方法，其特徵在於，在所述形成拉應力層的步驟之前，在所述源極和漏極的表面形成有自對準金屬矽化物。
14.一種NMOS電晶體，其特徵在於，包括: 形成在半導體襯底上的柵極結構和位於所述柵極結構兩側的半導體襯底中的源漏區； 覆蓋所述柵極結構以及柵極結構兩側的半導體襯底的應力層，其中，位於柵極結構上方的為壓應力層，柵極結構的側壁以及柵極結構兩側的半導體襯底上為張應力層。
15.如權利要求14所述的NMOS 電晶體，其特徵在於，所述柵極結構上的壓應力層中引出有連接所述柵極結構的接觸孔，所述接觸孔和所述柵極結構的接觸面的面積小於所述壓應力層與所述柵極結構的接觸面的面積。
16.如權利要求14所述的NMOS電晶體，其特徵在於，所述柵極結構為多晶矽柵極或者高k金屬柵。
【文檔編號】H01L29/10GK103855025SQ201210516329
【公開日】2014年6月11日 申請日期:2012年12月5日 優先權日:2012年12月5日
【發明者】韓秋華 申請人:中芯國際集成電路製造(上海)有限公司