測量動態邏輯電路中設置測試的方法和裝置的製作方法
2023-06-09 18:34:46 2
專利名稱：測量動態邏輯電路中設置測試的方法和裝置的製作方法
技術領域：
本發明一般涉及在動態邏輯電路中測量建立時間(setup time)的方法和裝置。具體地，本發明涉及測量動態邏輯電路中SOI場效應電晶體(FET)的建立時間的方法和裝置。
絕緣體基外延矽(SOI)技術為增強的矽技術，目前用於增加數字邏輯電路的性能。利用SOI技術，設計者可以增加數字邏輯集成電路的速度，同時減小它們的總功耗。技術中的這些優勢導致開發了以更小的功率工作的更複雜和更快的計算機集成電路。
近些年來，金屬氧化物半導體(MOS)場效應電晶體(FET)集成電路和互補金屬氧化物半導體(CMOS)FET已很普及並且成為最廣泛使用的集成電路技術。現今CMOS電子器件提供了更高工作速度、更小尺寸、更低功耗的優點，隨著元件尺寸更小、每個半導體晶片的生產成品率更高、以及晶片尺寸更大，使CMOS電子器件的製造變得越來越便宜。利用CMOS技術製造的最常見的集成電路器件為微處理器、存儲器以及數字邏輯電路。
傳統的MOS和CMOS半導體由設置在矽襯底上的氧化層上的金屬組成。矽襯底中添加的雜質使這些器件和電晶體一樣工作。另一方面，SOI半導體包括設置在如氧化矽或玻璃等的絕緣體上的薄矽層，以及在所述結構頂上形成的MOS電晶體。絕緣層上構成MOS電晶體的主要優點是減小電晶體的內部電容值。這可以通過將絕緣體氧化層設置在矽襯底和使器件象電晶體一樣工作所需要的雜質之間來實現。減小電晶體的內部電容值來增加它的工作速度。因此，使用SOI技術，可以製造更快的MOS電晶體，產生更高性能的半導體，以滿足更快電子器件的需要。
SOI技術有幾個不足之處。將MOS設置在SOI層的頂部的固有缺點是MOS電晶體實際上與雙極結型電晶體平行。如果有足夠大的電流穿過MOS電晶體，那麼寄生雙極電晶體將導通。這產生稱做雙極放電的不希望效應，並降低了MOS電晶體的性能。
高速CMOS電路經常使用多米諾骨牌電路技術，利用預充電來提高電晶體的柵速度。在每個時鐘脈衝周期期間，電路節點預充電到某個電平。與SOI FET有關的問題是寄生雙極產生雙極放電。由於它使動態電路的漏節點上的電荷非計劃地損失，因此這是不希望的。
通常，由於雙極電晶體的基極總是保持在地電位，使雙極電晶體截止，寄生雙極電晶體的作用不能使自身表現為常規的體MOS電晶體。在SOI中，MOS FET器件的本體、或雙極電晶體的基極浮置，並且由於MOS FET的漏和源端為高電位時引入的漏電流可以充到高電平。隨後，如果源下拉到低電位，基極區域中捕獲的電荷可作為寄生基極電流。寄生基極電流激活雙極電晶體並在MOS FET的漏端產生集電極電流。電荷非計劃地損失會例如通過錯誤地開關邏輯狀態而導致系統失效。
本領域的技術人員將能了解一種消除MOS FET器件中寄生雙極電晶體放電的技術，這種技術介紹在1999年1月29日申請的U.S.專利申請No.09/240,244中，名稱為「Method And Apparatus ForElimination of Parasitic Bipolar Action In ComplementaryOxide Semiconductor(CMOS)Silicon On Insulator(SOI)Circuits」，在這裡引入作為參考。
本領域的技術人員還將能了解另一種消除包括CMOS SOI器件的邏輯電路中寄生雙極電晶體放電的技術，該技術介紹在1999年1月29日申請的U.S.專利申請No.09/240,991中，名稱為「Method AndApparatus For Elimination of Parasitic Bipolar Action In LogicCircuits Including Complementary Oxide Semiconductor(CMOS)Silicon On Insulator(SOI)Elements」，也在這裡引入作為參考。
本領域的技術人員還將能了解再一種消除包括CMOS SOI器件的邏輯電路中寄生雙極電晶體放電的技術，該技術介紹在1999年1月29日申請的U.S.專利申請No.09/239,289中，名稱為「Method AndApparatus For Elimination of Parasitic Bipolar Action In LogicCircuits For History Removal Under Stack Contention IncludingComplementary Oxide Semiconductor(CMOS)Silicon On Insulator(SOI)Elements」，也在這裡引入作為參考。
動態邏輯電路利用「建立」時間作為各種邏輯輸入。「建立」時間通常定義為輸入數據信號應提供到邏輯電路的輸入以確保邏輯電路的輸出的穩定性的時間。應該知道在隨後的時鐘信號到達動態邏輯電路的時鐘輸入之前，邏輯電路的輸出應穩定。因此，如果在時鐘信號之前輸入信號沒有到達電路的輸入，那麼不能保證電路的輸出穩定性。輸入數據信號必須「拍」(beat)時鐘信號的時間稱做「建立(setup)」時間。
在不使用SOI技術的CMOS動態邏輯電路中，「建立」為延遲時間，定義為輸入數據信號由電路數據輸入傳送到與時鐘信號重合的點處需要的時間；和時鐘信號由電路時鐘輸入傳送到與數據輸入信號重合的點處需要的時間。
圖3為示出了本領域中公知的測量數據建立時間方法的動態邏輯電路的示意圖。邏輯分區46內的動態邏輯電路44包括時鐘信號輸入(CLK)和數據信號輸入(DATA)。DATA輸入提供到任意的邏輯電路56(LOGIC)。DATA信號從邏輯分區46的DATA輸入傳送到負場效應電晶體(NFET)62的柵輸入52(測試節點)。
沿數據信號路徑48從DATA信號輸入到NFET器件62的柵輸入52的時間延遲為D1。沿時鐘信號路徑50從CLK信號輸入到NFET計算器件60的柵輸入54(LClk-e)的時間延遲為D2。動態電路44的建立時間SETUP由表1中的方程定義為分別沿信號路徑48和50的時間延遲D1和D2之間的差異表1SETUP＝D1-D2然而，本領域的技術人員應知道在動態邏輯電路中如PATHMILL和EINSTIMER(例如)等的定時裝置測量沿時鐘信號路徑50到計算電晶體60的柵輸入54的時間延遲D2。
在使用SOI技術的CMOS動態邏輯電路中，優選沿CLK信號測量到預充電電晶體58的柵輸入66(LClk-p)的時間延遲。在SOI技術中，在動態邏輯電路44的計算階段，存在穿過疊置的NFET電晶體60和62的雙極漏電流路徑。雙極漏電流使動態邏輯電路輸出64產生不正確的邏輯值。本領域的技術人員應該理解只要電晶體60位於NFET62和電路公共極68之間就不會發生雙極漏電流。然而，本領域中公知的是將計算電晶體60設置在NFET62和預充電電晶體58之間以實現電荷共享技術或增強動態電路的性能。
本領域的技術人員還應理解由於其它的性能增強的原因，計算電晶體60可以從電路中省略。此時，根據邏輯輸入的狀態發生雙極洩漏電流。
由此，可以看出需要一種測量動態CMOS SOI邏輯電路中「建立」測試時間的方法，該以確保電路輸出的穩定性。
在一個實施例中，本發明一般涉及一種消除寄生雙極電晶體作用效應的方法，該方法通過測量包括絕緣體基外延矽(SOI)金屬氧化物半導體(MOS)器件的動態邏輯電路的邏輯分區中建立時間實現，所說邏輯電路具有預充電器件和輸出器件，該方法包括確定從所述邏輯分區到所述預充電器件的控制輸入的第一信號的第一時間延遲；確定從所述邏輯分區到所述輸出器件的控制輸入的第二信號的第二時間延遲；以及根據所述第一和第二時間延遲確定建立時間。
在另一實施例中，本發明一般涉及消除包括絕緣體基外延矽(SOI)金屬氧化物半導體(MOS)器件的動態邏輯電路中寄生雙極電晶體作用效應的裝置，包括第一邏輯電路；第二邏輯電路；耦合到所述第一邏輯電路的預充電器件；耦合到所述第二邏輯電路的輸出器件；以及耦合到所述輸出器件定義了兩者之間節點的所述預充電器件；其中根據第一信號穿過所述第一邏輯電路的傳送時間和第二信號穿過所述第二邏輯電路的傳送時間之間確定的時序關係確定建立時間。
通過以下詳細的說明和對應的附圖，對本領域的技術人員來說，本發明的這些和其它特點和優點將變得很顯然。正如將實現的，能夠不脫離本發明對本發明進行修改。因此，附圖和說明可以認為是示意性的而不是限制性的。
圖1為絕緣體基外延矽(SOI)場效應電晶體(FET)和寄生雙極電晶體的剖面圖。
圖2為SOI場效應電晶體FET和雙極電晶體的等效示意圖。
圖3為測量動態邏輯電路中數據建立時間延遲的方法和裝置。
圖4示意性地示出了在具有計算器件的SOI CMOS動態邏輯電路中測量數據建立時間延遲的方法和裝置。
圖5示意性地示出了在不具有計算器件的SOI CMOS動態邏輯電路中測量數據建立時間延遲的方法和裝置。
圖6A-B為SOI CMOS動態邏輯電路中時鐘、數據輸入、測試節點、LClk p和LClk n信號之間的信號時序關係圖。
示例性的實施例致力於減小或消除絕緣體基外延矽(SOI)場效應電晶體(FET)動態邏輯電路中的寄生雙極電晶體的有害效應。
圖1示出了絕緣體基外延矽(SOI)負場效應電晶體(NFET)10和寄生雙極電晶體的剖面圖。NFET10形成在例如二氧化矽等的絕緣體12上，即玻璃上。在本體(非SOI)中，寄生雙極電晶體的基區總是保持在地電位。因此，沒有產生基區電流，沒有集電極電流流過雙極器件。然而，在SOI電晶體中，FET器件14、或位於NFET的柵21下的寄生雙極電晶體的基區浮置。只要漏18和源20的端子位於高電位，引起結16的洩露，電晶體的本體14被充電到高電位。在所述圖示中，NFET的漏18為寄生雙極電晶體的n+或集電極區，源20為寄生雙極的n+或發射區。
如果FET的本體14充電到高電位，源20拉到低電位，那麼本體14或基區中捕獲的電荷變為寄生基極電流。如果寄生的基極電流足夠大，它將激活寄生雙極電晶體，由此在漏18產生集電極電流。與漏18電流平行流動的集電極電流是不希望的，因為它使動態電路的漏18節點處的電荷損失。
圖2示出了SOI場效應電晶體NFET26和平行寄生雙極NPN電晶體28的等效示意圖24。NFET 26的柵極端30等效於寄生雙極電晶體28的基極端32，並位於NFET26的本體34處。NFET26的漏36等效於寄生電晶體28的集電極38。因此，NFET26的源40等效於寄生雙極電晶體28的發射極42。只要漏36和源40的端子保持在高電位，那麼NFET26的本體34由引入的漏電流充電。如果源40降到低電位，那麼本體34中的捕獲電荷產生從寄生雙極電晶體28的基極32流動的電流。這使電流在集電極38中流動，平行於漏36中的流動電流。這使動態電路的漏36的節點放電。
現在參考圖4，示意性地示出了測量數據建立時間的方法和裝置，包括邏輯分區74內的動態邏輯電路94、時鐘信號輸入(CLK)和數據信號輸入(DATA)。DATA輸入提供到任意的邏輯電路76(LOGIC)。DATA信號從邏輯分區74處的DATA輸入穿過LOGIC76傳送到負場效應電晶體(NFET)88的柵輸入82(測試模式)。
沿數據信號路徑72從DATA信號輸入到NFET電晶體88的柵輸入82的時間延遲是D1。沿時鐘信號路徑70從CLK信號輸入到NFET預充電電晶體84的柵輸入78(LClk-e)的時間延遲為D3。動態電路94的建立時間SETUP由表2中的方程定義為分別沿信號路徑72和70的時間延遲D1和D3之間的差異表2SETUP＝D1-D3然而，本領域的技術人員應理解對於使用SOI技術的CMOS動態邏輯電路94，CLK信號到預充電電晶體84的柵輸入78(LClk-p)的時間延遲為要測量的更希望的時間值。在SOI技術中，在動態邏輯電路94的計算階段，存在穿過疊置的NFET電晶體86和88的雙極漏電流路徑。雙極漏電流使動態邏輯電路輸出92產生不正確的邏輯值。本領域的技術人員應該理解只要電晶體86位於NFET88和電路公共極90之間就不會發生雙極漏電流。然而，本領域中公知的是可以將計算電晶體86設置在例如NFET88和預充電電晶體84之間。這種構形用於實現電荷共享技術或增強動態電路的性能。
當使用表2「SETUP＝D1-D3」中方程定義的建立時間時，由於預充電電晶體84截止之前數據信號要確保穩定，因此在動態電路94的計算階段，雙極漏電極不會流過疊置的NFET86和88。本領域的技術人員應該理解，預充電電晶體84仍導通時，預充電作用防止雙極漏電流流過疊置的NFET86和88。因此，如果在預充電電晶體84截止之前數據信號穩定，那麼沒有雙極漏電流流過疊置的NFET電晶體86和88。
本領域的技術人員應該知道計算電晶體86可以從電路中省略。此時，根據邏輯輸入的狀態發生雙極洩漏電流。
現在參考圖5，示意性示出了在不帶計算電晶體的動態邏輯電路中測量數據建立時間的方法和裝置，包括邏輯分區100內的邏輯電路114、時鐘信號輸入(CLK)、第一數據信號輸入(DATA1)、以及第二數據信號輸入(DATA2)。DATA1提供到任意的邏輯電路116(LOGIN A)。DATA2輸入提供到任意邏輯電路118(LOGIC B)。數據信號從邏輯分區100的DATA1輸入通過邏輯電路116到達負場效應電晶體(NFET)110的柵輸入104(測試節點A)的柵輸入104。DATA2輸入提供到任意邏輯電路118(LOGIC B)。數據信號從邏輯分區100的DATA2輸入通過LOGIC B118到達負場效應電晶體(NFET)112的柵輸入106(測試節點B)的柵輸入106。
沿數據信號路徑98從DATA1或DATA2信號輸入到NFET電晶體112的柵輸入106的時間延遲是D1。沿時鐘信號路徑96從CLK信號輸入到PFET預充電電晶體108的柵輸入102(LClk-p)的時間延遲為D3。動態電路的建立時間SETUP由表3中的方程定義為分別沿信號路徑98和96的時間延遲D1和D3之間的差異表3SETUP＝D1-D3然而，本領域的技術人員應理解對於使用SOI技術的CMOS動態邏輯電路114，CLK信號到預充電電晶體108的柵輸入102(LClk-p)的時間延遲為更希望的時間測量值。還應理解對於沒有計算器件的非SOI技術，沒有等效的建立時間測試。然而，根據本發明的原理，現在也可以對非SOI技術進行所述建立時間測試。
現在參考圖6A，該圖示意性地示出了測量數據建立時間的方法和裝置，包括SOI CMOS動態邏輯電路、數據信號時間延遲D1、時鐘信號時間延遲D2以及D3。根據本發明的原理定義時鐘信號(Clk)時間延遲D3，同時D2示出了本領域中公知的時鐘時間延遲。
圖6B示出了時鐘信號(Clk)、數據信號(數據輸入)、電路節點測試節點處的信號、LClk-p以及沿對應於時間延遲D1、D2和D3的各時鐘和數據信號路徑的LClk-n。
通過確定數據輸入信號124的上升沿和測試節點信號126的上升沿之間的差異確定時間延遲D1。通過確定LClk-n信號130的上升沿和CLK信號128的上升沿之間的差異確定時間延遲D2。類似地，通過確定LClk-p信號132的上升沿和CLK信號128的上升沿之間的差異確定時間延遲D3。本領域的技術人員應該理解當根據時間延遲D3和D1之間的差異確定建立時間SETUP時，「SETUP＝D1-D3」，預充電電晶體134(圖6A)繼續它的預充電功能一段等於SETUP的時間，由此確保在隨後的上升時鐘信號邊緣128之前，測試節點118處的邏輯輸入(圖6A)穩定。
如上所述及表1所示，本領域公知的建立方程為「SETUP＝D1-D2」，而根據本發明的原理的建立方程如表2所示「SETUP＝D1-D3」。雖然對應於時間延遲D2和D3的時鐘信號路徑看起來很類似，但在實際的應用中，它們存在差異。這通常發生在時鐘被選通的應用中。類似地，時鐘信號路徑在時鐘排列在如反相器116等更多邏輯塊出現在不同時鐘路徑中的陣列的應用中不同。由於邏輯塊出現在時鐘信號的直接路徑中，通過截止動態邏輯電路134(圖6A)對應的預充電電晶體除去預充電作用之前，根據本發明原理的建立方程可確保輸出數據的穩定性。因此，必須相對於時間延遲D3而不是時間延遲D2採用適當的SETUP方程，如表2和3所示。
本領域的技術人員應該理解數位訊號需要一些延遲從邏輯低狀態變為邏輯高狀態，相應地，從邏輯高到邏輯低狀態。所述過渡期間邏輯信號的幅值變化稱做信號擺動。在不利用SOI技術的動態電路中，通常在測試節點120(圖6A)在它的擺幅的50％到75％以內測量的數據路徑D1。應該理解在利用SOI技術的動態邏輯電路中，在預充電電晶體截止之前，測試節點120(圖6A)必須穩定。因此，在它的擺幅的90％以內測量數據路徑。
現已以目前預期的最佳方式介紹了本發明，應該清楚可以進行各種修改，操作的模式以及實施例，都在本領域技術人員的能力和技術之內，不必進行任何創造性的勞動。此外，雖然結合目前認為是最實用和優選的實施例介紹了本發明，但應該理解本發明不限於公開的實施例，相反，本發明意在覆蓋包括在附帶的權利要求的精神和範圍內的各種修改和等效的布局。
權利要求
1.一種消除寄生雙極電晶體作用效應的方法，該方法通過測量包括絕緣體基外延矽(SOI)金屬氧化物半導體(MOS)器件的動態邏輯電路的邏輯分區中的建立時間實現，實現所說電路具有預充電器件和輸出器件，方法包括確定從所述邏輯分區到所述預充電器件的控制輸入的第一信號的第一時間延遲；確定從所述邏輯分區到所述輸出器件的控制輸入的第二信號的第二時間延遲；以及根據所述第一和第二時間延遲確定建立時間。
2.根據權利要求1的方法，其中所述第一邏輯信號為時鐘信號。
3.根據權利要求1的方法，其中所述第二邏輯信號為邏輯數據信號。
4.根據權利要求1的方法，其中根據以下方程確定所述建立時間SETUP＝D1-D3；其中SETUP為建立時間；D3為所述的第一時間延遲；以及D1為所述第二時間延遲。
5.根據權利要求3的方法，其中在所述確定的建立時間內到達所述邏輯分區的邏輯信號確保在發生隨後的時鐘信號之前所述邏輯信號穩定。
6.根據權利要求1的方法，其中所述第二時間延遲的測量發生在所述第二信號的信號擺幅的90％處。
7.一種消除包括絕緣體基外延矽(SOI)金屬氧化物半導體(MOS)器件的動態邏輯電路中寄生雙極電晶體作用效應的裝置，包括第一邏輯電路；第二邏輯電路；耦合到所述第一邏輯電路的預充電器件；耦合到所述第二邏輯電路的輸出器件；以及所述預充電器件耦合到所述輸出器件定義了兩者之間節點；其中根據穿過耦合到所述預充電器件的所述第一邏輯電路的第一信號傳送時間和穿過所述第二邏輯電路的第二信號傳送時間之間預定的時序關係確定建立時間。
8.根據權利要求7的裝置，其中所述第一邏輯信號為時鐘信號。
9.根據權利要求7的裝置，其中所述第二邏輯信號為邏輯數據信號。
10.根據權利要求7的裝置，其中所述預充電器件為PEFT電晶體。
11.根據權利要求7的裝置，其中所述輸出器件為NFET電晶體。
12.根據權利要求7的裝置，其中所述預定的時序關係為所述第一和第二傳送時間之間的差。
13.根據權利要求12的裝置，其中在所述預充電電晶體截止之前，用預定的時間施加到所述輸出器件的信號穩定。
14.根據權利要求12的裝置，其中所述預定的時序關係為根據以下方程確定的建立時間SETUP＝D1-D3；其中SETUP為建立時間；D3為所述的第一信號傳送時間；以及D1為所述第二信號傳送時間。
15.根據權利要求14的裝置，其中所述第一信號為時鐘信號。
16.根據權利要求14的裝置，其中所述第二邏輯信號為邏輯數據信號。
全文摘要
一種測量具有預充電器件和輸出器件的動態邏輯電路的邏輯分區中的建立時間,消除包括絕緣體基外延矽場效應電晶體的動態邏輯電路中寄生雙極放電的有害效應的方法和裝置。該方法確定了從所述邏輯分區到所述預充電器件的控制輸入的時鐘信號的第一時間延遲,以及從所述邏輯分區到所述輸出器件的控制輸入的邏輯信號的第二時間延遲。根據所述第一和第二時間延遲確定建立時間。在建立時間期間,預充電器件保持激活,以防止寄生雙極放電。
文檔編號H01L27/12GK1264921SQ9912650
公開日2000年8月30日 申請日期1999年12月17日 優先權日1999年1月29日
發明者G·J·烏曼恩, S·N·斯託裡洛 申請人:國際商業機器公司