具有在行方向中的單元邊界上延伸的字線著陸焊盤的高密度SRAM陣列設計的製作方法

2023-05-29 02:32:26 1

本公開一般涉及靜態隨機存取存儲器(SRAM)的設計和製造。更具體地，本公開涉及具有被跳過的層間導電觸點的高密度SRAM陣列設計。

背景

半導體存儲器設備包括例如靜態隨機存取存儲器(SRAM)以及動態隨機存取存儲器(DRAM)。DRAM存儲器單元一般包括一個電晶體和一個電容器，由此提供高度的集成。然而，DRAM要求不斷地刷新，這限制了將DRAM用於計算機主存儲器。相反，SRAM存儲器單元是雙穩態的，從而意味著只要提供足夠的功率，SRAM存儲器單元就可以靜態地和無限地維持其狀態。SRAM還支持具有較低功率耗散的高速操作，這對於計算機高速緩存存儲器而言是有用的。為了繼續SRAM的縮放，SRAM位單元布局應當被設計成允許更高的密度、更高的產出以及更低的生產成本。SRAM存儲器單元的一個示例是包括例如六個金屬氧化物半導體(MOS)電晶體的六電晶體(6T)SRAM存儲器單元。隨著製造MOS器件的工藝遷移到越來越小的納米技術，在處理器高速緩存存儲器中使用常規的6T SRAM單元禁止遵循性能規範、降低工藝餘量、並且增大製造成本。此外，SRAM設計可採用違反最小導電區域縮放規則的導電層。即，某些導電層可被認為太小而不能以期望的可靠性來正確地製造。

概述

靜態隨機存取存儲器(SRAM)單元包括第一導電層，該第一導電層包括延伸到存儲器陣列的毗鄰行中的相鄰存儲器單元中的字線著陸焊盤，該第一導電層中的字線著陸焊盤與相鄰存儲器單元的所有柵極觸點電隔離。SRAM單元還包括第二導電層，該第二導電層包括耦合至第一導電層中的字線著陸焊盤的字線。SRAM單元進一步包括將SRAM單元中的傳輸電晶體柵極的柵極觸點耦合至第一導電層中的字線著陸焊盤的第一通孔。SRAM單元還包括耦合字線著陸焊盤和第二導電層的字線的第二通孔。

製造半導體器件的方法包括：在基板上製造傳輸電晶體以及毗鄰於傳輸電晶體的相鄰電晶體，該傳輸電晶體和相鄰電晶體兩者都包含柵極觸點。該方法還包括在傳輸電晶體柵極上的柵極觸點上製造第一通孔。該方法進一步包括在第一通孔上形成與傳輸電晶體和相鄰電晶體兩者都交疊的第一導電層。該方法還包括在第一導電層上製造第二通孔。該方法進一步包括製造第二通孔上的第一字線，以及與相鄰電晶體對準的第二字線。

靜態隨機存取存儲器(SRAM)單元包括第一導電層，該第一導電層包括延伸到存儲器陣列的毗鄰行中的相鄰存儲器單元中的字線著陸焊盤，該第一導電層中的字線著陸焊盤與相鄰存儲器單元的所有柵極觸點電隔離。SRAM單元還包括第二導電層，該第二導電層包括耦合至第一導電層中的字線著陸焊盤的字線。SRAM單元進一步包括用於將SRAM單元中的傳輸電晶體柵極的柵極觸點耦合至第一導電層中的字線著陸焊盤的第一裝置。SRAM單元還包括用於耦合字線著陸焊盤和第二導電層的字線的第二裝置。

這已較寬泛地勾勒出本公開的特徵和技術優勢以便下面的詳細描述可以被更好地理解。本公開的附加特徵和優點將在下文描述。本領域技術人員應該領會，本公開可容易地被用作修改或設計用於實施與本公開相同的目的的其他結構的基礎。本領域技術人員還應認識到，這樣的等效構造並不脫離所附權利要求中所闡述的本公開的教導。被認為是本公開的特性的新穎特徵在其組織和操作方法兩方面連同進一步的目的和優點在結合附圖來考慮以下描述時將被更好地理解。然而，要清楚理解的是，提供每一幅附圖均僅用於解說和描述目的，且無意作為對本公開的限定的定義。

附圖簡述

為了更全面地理解本公開，現在結合附圖參閱以下描述。

圖1A示出常規的六電晶體(6T)SRAM存儲器單元的示意圖。

圖1B示出常規的6T SRAM存儲器單元的布局圖。

圖2示出根據本公開的一方面的SRAM存儲器單元設計的布局圖。

圖3示出根據本公開的一方面的SRAM存儲器單元設計的橫截面圖。

圖4A-4B示出來自根據本公開的諸方面的SRAM存儲器單元設計的布局圖的合併字線焊盤以及通孔。

圖5A-5C示出來自根據本公開的諸方面的SRAM存儲器單元設計的布局圖的字線、通孔和導電柵極。

圖6是解說根據本公開的一方面的製造SRAM存儲器單元設計的過程的過程流程圖。

圖7是示出其中可有利地採用本公開的配置的示例性無線通信系統的框圖。

圖8是解說根據一種配置的用於半導體組件的電路、布局、以及邏輯設計的設計工作站的框圖。

詳細描述

以下結合附圖闡述的詳細描述旨在作為各種配置的描述，而無意表示可實踐本文中所描述的概念的僅有的配置。本詳細描述包括具體細節以便提供對各種概念的透徹理解。然而，對於本領域技術人員將顯而易見的是，沒有這些具體細節也可實踐這些概念。在一些實例中，以框圖形式示出眾所周知的結構和組件以避免湮沒此類概念。如本文所述的，術語「和/或」的使用旨在代表「可兼性或」，而術語「或」的使用旨在代表「排他性或」。

半導體製造工藝通常被分為三個部分：前端製程(FEOL)、中部製程(MOL)以及後端製程(BEOL)。前端製程包括晶片製備、隔離、阱形成、柵極圖案化、間隔物、和摻雜植入。中部製程包括柵極和端子觸點形成。然而，中部製程的柵極和端子觸點形成是製造流程的越發有挑戰的部分，特別是對於光刻圖案化而言。後端製程包括形成互連和電介質層以用於耦合至FEOL器件。這些互連可以用使用等離子體增強化學氣相沉積法(PECVD)來沉積的層間電介質(ILD)材料的雙鑲嵌工藝來製造。

更近期以來，用於電路系統的互連級的數目已經由於如今在現代微處理器中被互連的大量電晶體而顯著增加。用於支持增加數量的電晶體的互連級的增加數量涉及更錯綜複雜的中部製程工藝以執行柵極和端子觸點形成。

如本文所述，中部製程互連層可指代用於將第一導電層(例如，金屬1(M1))連接至集成電路的氧化物擴散(OD)層以及用於將M1連接至該集成電路的有源器件的導電互連。用於將M1連接至集成電路的OD層的中部製程互連層可被稱為「MD1」和「MD2」。用於將M1連接至集成電路的多晶矽(導電的)柵極的中部製程互連層可被稱為「MP」。

為了使靜態隨機存取存儲器(SRAM)的縮放遵循摩爾定律，SRAM布局應當被設計成允許更高的密度、更高的產出以及更低的生產成本。SRAM存儲器單元的一個示例是包括例如六個金屬氧化物半導體(MOS)電晶體的六電晶體(6T)SRAM存儲器單元。隨著製造MOS器件的工藝遷移到越來越小的納米技術，在存儲器中使用常規的6T SRAM單元禁止遵循性能規範、降低工藝餘量、並且增大製造成本。此外，SRAM設計可採用違反最小導電區域縮放規則的導電層。

本公開的一個方面將來自第一單元的第一導電層(例如，M1)與來自相鄰單元的第一導電層合併。將第一導電層(例如，M1)耦合至第一單元內的第二導電層(例如，M2)的通孔(例如，通孔1)在相鄰單元中被省略。在本公開的這一方面，合併的第一導電層可提供在第一單元與毗鄰列中的相鄰單元之間共享的字線著陸焊盤。通孔(例如，通孔0和通孔1)的這種省略以及用於兩個毗鄰列中的相鄰單元的合併的第一導電層的共享使得能夠形成遵循最小導電區域規則的SRAM存儲器。

圖1A示出常規的6T SRAM存儲器單元的示意圖。6T SRAM單元是由六個電晶體構成的，這六個電晶體可以是金屬氧化物半導體場效應電晶體(MOSFET)——M1、M2、M3、M4、M5、和M6。SRAM中的每一位可以被存儲在形成兩個交叉耦合的反相器的存儲器單元的四個電晶體(M1、M2、M3、M4)上。此存儲器單元具有表示0和1(反之亦然)的兩個穩定狀態——Q和Q』。兩個附加的存取電晶體(M5和M6)用於在讀取和寫入操作期間控制對存儲器單元的訪問。

通過控制兩個存取電晶體M5和M6的字線(WL)來實現對單元的訪問，M5和M6進而控制該單元是否應當被連接至位線：BL和BL』。它們傳輸用於讀取和寫入操作兩者的數據。

在讀取訪問期間，位線被SRAM單元中的反相器有源地驅動為高和低。這與動態隨機存取存儲器(DRAM)相比改進了SRAM的帶寬。在DRAM中，位線被連接至存儲電容器並且電荷共享使得位線向上或向下擺動。SRAM的對稱結構還允許差分信令，這簡化了較小電壓擺幅的檢測。

具有m個地址線和n個數據線的SRAM的大小是2m字，或2m×n比特。隨著電子電路密度增大以及技術進步，例如在深亞微米電路中，有技術的設計者嘗試增大設計布局的使用以及電路的可製造性和可靠性。

設計布局可對照設計規則校驗(DRC)中的一組設計規則來校驗。所創建的設計布局遵循複雜的一組設計規則以便例如確保製造缺陷的較低概率。在給定製造過程的容差和其他限制的情況下，設計規則指定例如各種層應當間隔多遠、或對於成功製造而言布局的各種方面應當有多大或多小。設計規則可以是例如幾何形狀之間的最小間隔量，並且可以緊密地關聯於技術、製造過程和設計特徵。而且，可以針對不同大小的幾何形狀指定幾何形狀之間的不同最小間隔量。適用於本公開的設計規則是最小導電區域縮放規則，這規定SRAM布局中的導電區域之間的最小縮放。

圖1B示出常規的6T SRAM單元設計100的布局圖。如圖1B中所示，SRAM的位單元可被安排在包括存儲器元件的圖案的一個或多個陣列中。SRAM單元設計100包括兩個導電層：第一導電層102(例如，金屬一(M1))，以及第二導電層104(例如，金屬二(M2))。SRAM單元設計100還包括電晶體有源區域112以及通孔114。M1層102可包括位線(BL)、電源電壓連接(VDD)、接地電壓連接(VSS)、以及字線著陸焊盤106。字線著陸焊盤106使得字線能夠與傳輸門電晶體電通信。第二導電層104可包括字線(WL)。

如以上所討論的，字線著陸焊盤106可能違反最小導電區域縮放規則，因為它們太小了。這種導電區域縮放規則的違反更有可能與激進的SRAM縮放一起發生。防止違反最小導電區域縮放規則的一種辦法是延伸字線著陸焊盤106並且允許它們延伸到相鄰存儲器單元中。此類辦法在圖2、3、4A-4B和5A-5C中討論。

圖2示出根據本公開的一方面的SRAM單元設計200的布局圖。圖2中示出的SRAM單元設計200用於6T SRAM單元的2×2陣列。每個SRAM單元包括導電柵極208、第一導電層102(例如，M1)以及電晶體有源區域112。SRAM單元設計200還示出包括Vss(接地電壓)、WL(字線)、BLb(互補位線(也稱為BL』))、Vdd(供電電壓)、以及BL(位線)的信號。

由第一導電層102提供的字線著陸焊盤在兩個毗鄰列(列1和列2)中的相鄰SRAM單元之間合併。在一個方面，合併的字線著陸焊盤220足夠大到遵循SRAM設計規則。在具體示例中，合併的字線著陸焊盤對於在十四(14)納米技術節點中或以下的大約六十二(62)納米的接觸式多晶矽矽間隔節距(CCP)而言為約4000nm2。另外，可以通過翻轉第一導電層102處的合併的字線著陸焊盤220與Vss軌(Vss)的放置來減少位線電容。例如，合併的字線著陸焊盤220位於位線(BL)或互補位線(BLb)與Vss之間，而不是如常規布局中那樣處於Vss之外。

儘管SRAM單元設計200中未示出通孔，但是通孔在以下的圖3、4A-4B、5A-5C中討論。例如，如圖3中所示，通孔(例如，通孔0)將柵極觸點(例如，MP)耦合至第一單元340(例如，最左邊的單元)中的第一導電層(例如，M1)，並且還將字線耦合至共享的著陸焊盤。由此，共享的字線著陸焊盤被耦合至最左邊單元中的字線，而不是第二單元360(例如，最右邊單元)中的字線。通過將字線著陸焊盤延伸到毗鄰列中的相鄰單元中，而不是將字線著陸焊盤耦合至字線，該字線著陸焊盤足夠大到遵循設計約束。在本公開的一個方面，通過共享通孔(例如，通孔0和通孔1)以及合併第一導電層(例如，M1)以提供在SRAM存儲器的兩個毗鄰列中的相鄰單元之間延伸的字線著陸焊盤，達成了遵循最小導電區域規則。

圖3示出根據本公開的一方面的SRAM單元設計300的橫截面圖。SRAM單元設計300被拆分成第一單元340(例如，最左邊單元)以及第二單元360(例如，最右邊單元)，如由虛線框所提及的。被虛線框封閉的區域可以表示圖2中示出的SRAM單元設計200中所選擇的列的橫截面。兩個單元的公共組件包括半導體基板316(例如，矽晶片)、共享阱318以及合併的字線著陸焊盤320(例如，M1)。半導體基板316可以是p型材料並且共享阱318可以是n型材料，反之亦然。

在此配置中，第一單元340包括第一電晶體342，該第一電晶體342具有第一導電柵極348、第一絕緣層346、第一阱344以及與第一單元340接壤的共享阱318。另外，第一柵極觸點350(MP)提供對第一電晶體342的訪問。類似地，第二單元360包括第二電晶體362，該第二電晶體362具有第二導電柵極368、第二絕緣層366、以及第二阱和與第二單元360接壤的共享阱318。另外，第二柵極觸點370(MP)提供對第二電晶體362的訪問。

儘管第一單元340和第二單元360是分開的，但是第一導電層(例如，M1)提供跨第一單元340與第二單元360兩者的合併的字線著陸焊盤320。在此配置中，第一單元340包括耦合至合併的字線著陸焊盤320的第一通孔310(通孔0)以及將合併的字線著陸焊盤320耦合至第一字線352(例如，M2)的第二通孔330(例如，通孔1)。相反，第二單元不包括第一通孔310(通孔0)或第二通孔330(例如，通孔1)，因為合併的字線著陸焊盤320不耦合至第二單元360的第二柵極觸點370或第二字線372(例如，M2)。

在此配置中，合併的字線著陸焊盤320與存儲器陣列的毗鄰行中的相鄰存儲器單元(例如，第一單元340或第二單元360)交疊。在此示例中，通過省略與第一單元340中的第一通孔310(通孔0)的位置相對應的位置中的通孔，合併的字線著陸焊盤320與第二單元360(例如，交疊單元)的第二柵極觸點370(例如，MP)電隔離。第二通孔330(例如，通孔1)將第一字線352耦合至第一導電層306的共享字線著陸焊盤。在操作中，第一通孔310(通孔0)將SRAM單元(例如，第一單元340)中的第一電晶體342的第一導電柵極348耦合至合併的字線著陸焊盤320。第二通孔330(通孔1)將合併的字線著陸焊盤320與第一字線352耦合。

合併的字線著陸焊盤320可以在自對準雙圖案化工藝中製造。另外，第一通孔310和第二通孔330可以在多重圖案化工藝中製造。在此配置中，從SRAM單元設計300的第二單元360的第二柵極觸點370省略通孔(例如，第一通孔310(通孔0))。另外，從SRAM單元設計300的第二單元360的合併的字線著陸焊盤320省略通孔(例如，第二通孔330(通孔1))。SRAM單元設計300還可以包括六電晶體(6T)存儲器單元。

參照圖4A-4B以及圖5A-5C來進一步描述圖3的截面線I-I』和II-II』。

圖4A-4B示出根據本公開的一個方面的SRAM單元設計400和410的合併的字線著陸焊盤320、第一通孔310以及第二通孔330的頂部視圖。圖4A解說了如在第一導電層(例如，M1)處以及在第一導電層(例如，M1)下方從圖3的截面線I-I』看見的，構成SRAM單元設計300的層的SRAM單元設計400。圖4B解說了如在第二導電層(例如，M2)處或在第二導電層(例如，M2)下方從圖3的截面線II-II』看見的，構成SRAM單元設計300的層的SRAM單元設計410。

圖4A的SRAM單元設計400示出第一導電層(例如，M1)的合併的字線著陸焊盤320，以及在相鄰單元中省略的第一通孔310。SRAM單元設計400示出來自圖3的包括第一單元340和第二單元360的組件。代表性地，第一單元340的第一導電層(例如，M1)的合併的字線著陸焊盤320延伸到第二單元360中。另外，示出了第一柵極觸點350(例如，MP)，以及將第一柵極觸點350(例如，MP)耦合至合併的字線著陸焊盤320的第一通孔310(例如，通孔0)。還示出了第二單元360的第二柵極觸點370，該第二柵極觸點370未耦合至合併的字線著陸焊盤320。

圖4B的SRAM單元設計410示出在相鄰於第一單元340的第二單元360中省略的第一單元340的第二通孔330。SRAM單元設計410示出來自圖3的包括第二導電層(例如，M2，其構成第一字線352(WL1)以及第二字線372(WL2)、合併的字線著陸焊盤320、以及用於耦合至第一字線352(WL1)的第二通孔330)的組件。

為了防止合併的字線著陸焊盤320與相鄰單元上的第二字線372(由第二導電層M2提供)短路，至合併的字線焊盤406的通孔在替代單元的第二柵極觸點370上被跳過。例如，每個單元可以只包括用於每個合併的字線焊盤406的一個第一通孔308，即使該焊盤延伸至相鄰單元。

第一柵極觸點350還垂直延伸至達到垂直毗鄰單元中的第一通孔310(通孔0)。從水平相鄰單元中的合併的字線著陸焊盤320省略第二通孔330(通孔1)。水平方向可以是第一柵極觸點350延伸的方向。從水平毗鄰單元中的第二柵極觸點370(圖3)省略第一通孔310(通孔0)。垂直方向可以垂直於第一柵極觸點350延伸的方向。

圖5A-5C示出根據本公開的各方面的來自SRAM單元設計500、510和520的布局圖的字線、通孔和柵極觸點。圖5A和圖5B解說了如沿著圖3的截面線II-II』看見的，構成SRAM單元設計300的層的SRAM單元設計500和510的傳播示例。圖5C解說了如沿著圖3的截面線I-I』看見的，構成SRAM單元設計300的層的SRAM單元設計520。

圖5A示出在本公開的一個方面中的通過SRAM單元設計500的信號傳播中的第一步驟。在此示例中，第一字線352(例如，M2)被激活。還示出了合併的字線著陸焊盤320(例如，M1)以及第二通孔330(例如，通孔1)。

圖5B示出通過SRAM單元設計510的信號傳播中的第二步驟。在此示例中，水平通孔區域504包括在水平毗鄰單元中省略的第二通孔330(例如，通孔1)。在此配置中，水平毗鄰單元耦合至第一字線352(例如，M2)以及在兩個毗鄰單元之間延伸的合併的字線著陸焊盤320。在此示例中，合併的字線著陸焊盤320在水平通孔區域504內被激活。

圖5C示出通過SRAM單元設計520的信號傳播中的下一步驟。在此示例中，第一單元340包括垂直通孔區域506，該垂直通孔區域506包括第一通孔310、第一柵極觸點350以及第一導電柵極348。第二單元360包括第二導電柵極368以及第二柵極觸點370。在此配置中，第二柵極觸點370通過省略的通孔(例如，第一通孔310)而被暴露。其他柵極觸點通過在兩個垂直毗鄰單元之一中省略的第一通孔310(例如，通孔0)耦合至合併的字線著陸焊盤320(例如，M1)。因此，第一通孔310(例如，通孔0)中的每一者都耦合至延伸到兩個垂直毗鄰單元中的第一導電柵極348。在此示例中，在第一柵極觸點350通過第一通孔310(例如，通孔0)耦合至合併的字線著陸焊盤320時，垂直通孔區域506內的第一導電柵極348通過第一柵極觸點350來激活。

參照圖3、圖4A-4B以及圖5A-5C，第一通孔310(通孔0)將第一柵極觸點350耦合至由相鄰單元之間的第一導電層(M1)提供的合併的字線著陸焊盤320。第二通孔330(通孔1)將合併的字線著陸焊盤320耦合至第一字線352。在此配置中，第二導電層M2為每一個單元提供字線。

在此配置中，以上所描述的水平或垂直的方向不限於所描述的方向，並且可以取而代之為來自任何參照點的任何方向。例如，所有水平取向可以是垂直的，反之亦然。

由本公開的諸方面帶來的改進包括具有合併的第一導電層(例如，M1)，該合併的第一導電層允許用於激進地縮放接觸式多晶矽矽間隔節距(CCP)的更大的第一導電區域。第一通孔(通孔0)圖案還允許用於製造第一通孔的2-步工藝(例如，雙圖案化)，從而減少掩模數量和成本。第二通孔(通孔1)工藝還允許用於製造第二通孔的2-步工藝，從而減少掩模數量和成本。在另一方面，第一導電層M1處的Vss和字線焊盤的放置被翻轉以使得位線電容比現有SRAM存儲器單元設計小得多。

圖6是解說根據本公開的一方面的製造SRAM存儲器單元設計的過程600的過程流程圖。在框602中，在基板(例如，半導體基板316)上製造傳輸電晶體(例如，第一電晶體342)以及毗鄰於傳輸電晶體的相鄰電晶體(例如，第二電晶體362)。傳輸電晶體和相鄰電晶體兩者都包含在其導電柵極上的柵極觸點(例如，第一柵極觸點350和第二柵極觸點370)。在框604中，在傳輸電晶體柵極上的柵極觸點上製造第一通孔(例如，第一通孔310(通孔0))。在框606中，第一導電層(例如，合併的字線著陸焊盤320)在第一通孔上形成並且還與傳輸電晶體和相鄰電晶體兩者交疊。

在框608中，在第一導電層上製造第二通孔(例如，第二通孔330(通孔1))。在框610中，在第二通孔上製造第一字線(例如，第一字線352)，並且在相鄰電晶體上製造第二字線(例如，第二字線372)。

在一個配置中，在基板上製造傳輸電晶體和相鄰電晶體包括：在基板中形成至少兩個材料阱，以及在材料阱上製造絕緣層。在基板上製造傳輸電晶體以及相鄰電晶體還包括在絕緣層上製造柵極。在一個配置中，層間電介質材料層將相鄰電晶體柵極上的柵極觸點與第一導電層分開。層間電介質材料層還可以將第一導電層與第二字線分開。第一字線和第二字線可以從第二導電層製造。

在一個方面，靜態隨機存取存儲器(SRAM)單元包括第一導電層，該第一導電層提供延伸到存儲器陣列的毗鄰行中的相鄰存儲器單元中的字線著陸焊盤。SRAM單元進一步包括用於將SRAM單元中的傳輸電晶體柵極的柵極觸點耦合至第一導電層中的字線著陸焊盤的第一裝置。SRAM單元還包括用於耦合字線著陸焊盤和第二導電裝置的字線的第二裝置。在一個方面，第一耦合裝置可以是第一通孔310(通孔0)。第二耦合裝置可以是第二通孔330(通孔1)。在另一方面，前述裝置可以是配置成執行由前述裝置敘述的功能的任何材料或結構。

在一個實現中，用於包括第一導電層M1、第二導電層M2、以及柵極觸點的各種導電材料層的導電材料可以是銅(Cu)，或具有高電導率的其他導電材料。替換地，導電材料可包括銅(Cu)、銀(Ag)、經退火銅(Cu)、金(Au)、鋁(Al)、鈣(Ca)、鎢(W)、鋅(Zn)、鎳(Ni)、鋰(Li)、或鐵(Fe)。前述導電材料層也可通過電鍍、化學氣相沉積(CVD)、物理氣相沉積(PVD)、噴濺或蒸發來沉積。

第一絕緣層346和第二絕緣層366可以由具有低k或低介電常數值的材料(包括二氧化矽(SiO2)以及氟摻雜、碳摻雜和多孔碳摻雜的形式)，以及旋塗式有機聚合電介質(諸如聚醯亞胺、聚降冰片烯、苯並環丁烯(BCB)和聚四氟乙烯(PTEF))、基於旋塗矽的聚合物電介質和含矽氮的碳氧化物(SiCON)製成。

儘管在上述工藝步驟中未提及，但光致抗蝕劑、通過掩模進行紫外線曝光、光致抗蝕劑顯影和光刻可被使用。光致抗蝕劑層可通過旋塗、基於液滴的光致抗蝕劑沉積、噴塗、化學氣相沉積(CVD)、物理氣相沉積(PVD)、噴濺或蒸發來沉積。光致抗蝕劑層可隨後被曝光，並且隨後通過使用諸如氯化鐵(FeCl3)、氯化銅(CuCl2)或鹼性氨(NH3)之類的溶液的化學蝕刻工藝來蝕刻以便洗去被曝光的光致抗蝕劑部分，或者通過使用等離子體的幹蝕刻工藝來蝕刻。光致抗蝕劑層還可以通過化學光致抗蝕劑剝離工藝或使用等離子體(諸如氧)的幹光致抗蝕劑剝離工藝來剝離，其被稱為灰化。

圖7是示出其中可有利地採用本公開的一方面的示例性無線通信系統700的框圖。出於解說目的，圖7示出了三個遠程單元720、730和750以及兩個基站740。將認識到，無線通信系統可具有遠多於此的遠程單元和基站。遠程單元720、730和750包括IC器件725A、725C和725B，這些IC器件包括所公開的器件(例如，具有共享字線著陸焊盤的器件)。將認識到，其他設備也可包括所公開的器件(例如，具有共享字線著陸焊盤的器件)，諸如基站、交換設備、以及網絡裝備。圖7示出了從基站740到遠程單元720、730和750的前向鏈路信號780，以及從遠程單元720、730和750到基站740的反向鏈路信號790。

在圖7中，遠程單元720被示為行動電話，遠程單元730被示為可攜式計算機，並且遠程單元750被示為無線本地環路系統中的固定位置遠程單元。例如，遠程單元可以是行動電話、手持式個人通信系統(PCS)單元、可攜式數據單元(諸如個人數據助理)、啟用GPS的設備、導航設備、機頂盒、音樂播放器、視頻播放器、娛樂單元、固定位置數據單元(諸如儀表讀數裝置)、或者存儲或取回數據或計算機指令的其他設備、或者其組合。儘管圖7解說了根據本公開的各方面的遠程單元，但本公開並不被限定於所解說的這些示例性單元。本公開的各方面可以合適地在包括所公開的器件的許多器件中使用。

圖8是解說用於半導體組件(諸如以上公開的包含共享字線著陸焊盤的器件)的電路、布局以及邏輯設計的設計工作站800的框圖。設計工作站800包括硬碟801，該硬碟801包含作業系統軟體、支持文件、以及設計軟體(諸如Cadence或OrCAD)。設計工作站800還包括顯示器802以促成電路810或諸如所公開的器件(例如，具有共享字線著陸焊盤的器件)之類的半導體組件812的設計。提供存儲介質804以用於有形地存儲電路設計810或半導體組件812。電路設計810或半導體組件812可以文件格式(諸如GDSII或GERBER)存儲在存儲介質804上。存儲介質804可以是CD-ROM、DVD、硬碟、快閃記憶體、或者其他合適的設備。此外，設計工作站800包括用於從存儲介質804接受輸入或者將輸出寫到存儲介質804的驅動裝置803。

存儲介質804上記錄的數據可指定邏輯電路配置、用於光刻掩模的圖案數據、或者用於串寫工具(諸如電子束光刻)的掩模圖案數據。該數據可進一步包括與邏輯仿真相關聯的邏輯驗證數據，諸如時序圖或網電路。在存儲介質804上提供數據通過減少用於設計半導體晶片或管芯的工藝數目來促成電路設計810或半導體組件812的設計。

對於固件和/或軟體實現，這些方法體系可以用執行本文所描述功能的模塊(例如，規程、函數等等)來實現。有形地體現指令的機器可讀介質可被用來實現本文所述的方法體系。例如，軟體代碼可被存儲在存儲器中並由處理器單元來執行。存儲器可以在處理器單元內或在處理器單元外部實現。如本文所用的，術語「存儲器」是指長期、短期、易失性、非易失性類型存儲器、或其他存儲器，而並不限於特定類型的存儲器或存儲器數目、或記憶存儲在其上的介質的類型。

如果以固件和/或軟體實現，則功能可作為一條或多條指令或代碼存儲在計算機可讀介質上。示例包括編碼有數據結構的計算機可讀介質和編碼有電腦程式的計算機可讀介質。計算機可讀介質包括物理計算機存儲介質。存儲介質可以是能被計算機存取的可用介質。作為示例而非限定，此類計算機可讀介質可包括RAM、ROM、EEPROM、CD-ROM或其他光碟存儲、磁碟存儲或其他磁存儲設備、或能被用來存儲指令或數據結構形式的期望程序代碼且能被計算機訪問的任何其他介質；如本文中所使用的盤(disk)和碟(disc)包括壓縮碟(CD)、雷射碟、光碟、數字多用碟(DVD)、軟盤和藍光碟，其中盤常常磁性地再現數據，而碟用雷射光學地再現數據。上述的組合應當也被包括在計算機可讀介質的範圍內。

除了存儲在計算機可讀介質上，指令和/或數據還可作為包括在通信裝置中的傳輸介質上的信號來提供。例如，通信裝置可包括具有指示指令和數據的信號的收發機。這些指令和數據被配置成使一個或多個處理器實現權利要求中敘述的功能。

儘管已詳細描述了本公開及其優勢，但是應當理解，可在本文中作出各種改變、替代和變更而不會脫離如由所附權利要求所定義的本公開的技術。例如，諸如「上方」和「下方」之類的關係術語是關於基板或電子器件使用的。當然，如果該基板或電子器件被顛倒，則上方變成下方，反之亦然。此外，如果是側面取向的，則上方和下方可指代基板或電子器件的側面。而且，本申請的範圍並非旨在被限定於說明書中所描述的過程、機器、製造、物質組成、裝置、方法和步驟的特定配置。如本領域的普通技術人員將容易從本公開領會到的，根據本公開，可以利用現存或今後開發的與本文所描述的相應配置執行基本相同的功能或實現基本相同結果的過程、機器、製造、物質組成、裝置、方法或步驟。因此，所附權利要求旨在將這樣的過程、機器、製造、物質組成、裝置、方法或步驟包括在其範圍內。