可編程ieee1394總線監測器的製作方法
2023-06-14 04:24:36 1
專利名稱：可編程ieee1394總線監測器的製作方法
技術領域：
本實用新型涉及一種可編程IEEE1394總線控制器的範疇，特別是涉及一種可編 程IEEE1394總線監測器，可以對IEEE1394總線數據進行有選擇的記錄，對工作狀 態進行實時監測。
背景技術：
IEEE1394總線是一種商用總線，最初由Apple公司提出，目的是為實時數字數 據傳輸提供一個高速接口，主要應用於各種數字多媒體設備。正EE1394總線的數據 傳輸方式分為兩種異步傳輸和等時傳輸。在異步傳輸時，收發節點要對收發的數 據進行CRC校驗，目的節點在收到數據包後，要發送確認數據包到源節點，以保證 數據包被正確的接收；IEEE1394總線為等時傳輸提供了固定的傳輸帶寬，以保證有 實時傳輸要求的數據被及時傳輸。由於正EE1394總線兼有可靠傳輸和實時傳輸的特 點，而且具有很高的傳輸速度(目前正EE1394支持的速度為100Mbps、 200Mbps 和400Mbps，而IEEE1394b可支持高達3.2Gbps的數據傳輸率)，因此IEEE1394總 線得到了廣泛的商業應用， 一些空間組織也選擇了 IEEE1394作為其未來衛星平臺的 高速數據總線。
開發電子設備的過程中，調試工具是不可或缺的，功能完備、強大、高效的調 試設備，可以幫助工程設計人員迅速的定位和解決問題，對設計工作可以起到事半 功倍的作用。
目前在國內的市場上，IEEE1394總線監測和調試設備並不常見，其主要原因是 如果要對正EE1394總線進行監測，按照協議的結構，必須在協議的物理層和鏈路層 進行設計，才能實現對串行總線上傳輸的所有數據包進行記錄以及對總線狀態進行 監控的功能。但是，目前我國並沒有擁有自主智慧財產權的正EE1394總線協議控制芯 片，沒有掌握正EE1394總線底層協議的核心技術。
實用新型內容
本實用新型的目的在於，在掌握IEEE1394總線協議核心技術的基礎上，在協議 的鏈路層上進行設計，提供一種可編程正EE1394總線監測器，以實現對IEEE1394 總線的監測和調試。為實現上述實用新型目的，本實用新型提供了一種可編程正EE1394總線監測器 的設計，其特徵在於，該監測器在IEEE1394總線鏈路層的基礎上設計，通過一個標 準的物理層協議控制晶片與IEEE1394串行總線相連，另一端連接用於控制的微處理 器和用於數據緩衝的高速先入先出存儲器FIFO (First In Finst Out)或雙口靜態隨機 存儲器RAM (Random Access Memory);用於記錄總線上傳輸的所有類型數據包， 監測各種總線狀態；
所述的正EE1394總線的監測器包括控制接口、高速數據接口、控制寄存器、 循環冗餘校驗模塊CRC、數據包收發模塊、數據緩衝處理模塊和鏈路層物理層接口；
所述的鏈路層物理層接口提供正EE1394總線規定的標準接口，總線上的所有數 據包以及狀態信息都通過該接口由物理層轉發到監測器，其中，總線上的數據轉發 到數據緩衝處理模塊，總線狀態直接更新到控制寄存器的相應位；
所述的數據緩衝處理模塊由異步FIFO組成，用於數據的緩衝和同步；
所述的控制寄存器，用於提供對監測器的編程控制；通過對控制寄存器的編程， 實現記錄總線數據和監測總線狀態的編程控制；
所述的數據包收發模塊是本實用新型的核心部分，該模塊根據控制寄存器的要 求，用於有選擇地記錄總線上傳輸的數據包，並轉發到高速數據接口，同時也可以 實現數據包確認功能；
所述的CRC校驗模塊，用於對串行總線上傳輸的數據包進行校驗；
所述的控制接口，用於提供一個通用的4位、8位或16位的通用CPU接口，外 部CPU可以通過該接口存取內部的控制寄存器，以此來實現對監測器的編程；
所述的高速數據接口，用於提供一個輸出數據的接口，該接口可以直接對各種 通用的高速FIFO和雙口 RAM進行操作。
所述的控制接口還提供了中斷邏輯，當監測器監測到總線的某種指定狀態，或 滿足某個中斷觸發條件時會發出中斷申請，外部的CPU會在中斷服務中讀出總線狀 態的相關信息。
所述的監測器採用硬體描述語言HDL實現，採用同步設計原則，具有很好的時 序性能。
所述的監測器具有可編程的功能，可以通過編程控制監測器選擇接收記錄不同 類型的數據包，包括接收記錄所有的數據包、接收記錄指定類型的數據包、接收 記錄來自某節點的數據包、接收記錄發到某節點的數據包，以及各種數據包的組合 接收記錄；也可以通過編程設定記錄數據包和監測狀態的觸發條件。基於本實用新型的正EE1394總線監測器搭建，正EE1394總線監測器通過一個 標準的物理層協議控制晶片與IEEE1394串行總線相連，搭建的系統中還包括一個數 據記錄設備和顯示設備，分別與高速FIFO (或雙口RAM)和CPU相連，用於記錄 總線上傳輸的所有類型數據包，監測顯示各種總線狀態；
如圖3所示，監測的具體的實施步驟包括
1) 根據調試要求，外部CPU對控制寄存器進行初始化，指定要記錄的數據包 類型，開始記錄的觸發條件、結束條件以及需監測的總線狀態，然後啟動總線開始 工作；
2) 物理層晶片通過物理層鏈路層接口轉發IEEE1394串行總線上傳輸的所有數 據包及狀態信息，其中，數據包轉發到數據緩衝處理模塊，總線狀態直接更新到控 制寄存器的相應位；
3) 滿足觸發條件後，監測器開始記錄初始化時指定的數據包和總線狀態；
4) 通過數據包收發模塊對接收到的數據包進行分析，包括數據包的類型、目的 地址等信息，並通過循環冗餘校驗模塊對串行總線上傳輸的數據包進行校驗，如果 數據包滿足初始化時指定的要求，則由高速數據接口輸出滿足記錄條件的數據包， 同時給出循環冗餘校驗模塊的結果；
5) 如果總線的狀態滿足初始化時指定的條件，則產生中斷，CPU通過控制接口 讀出狀態信息；
6) 滿足監測結束條件或接到終止命令後，結束對數據包和總線狀態的記錄。
在接收數據包的同時，鏈路層物理層接口會實時監測總線的狀態，當監測到總
線的某種指定狀態，或滿足某個中斷觸發條件時，所述的控制接口會向外部CPU發 出中斷申請，外部CPU會在中斷服務中讀出總線狀態的相關信息。
所述的數據緩衝處理模塊採用異步先入先出存儲器實現數據的緩衝和同步。
所述的高速數據接口直接對各種通用的先入先出存儲器或雙口隨機存儲器進行 操作。
本實用新型的技術方案是在IEEE1394總線鏈路層的基礎上設計的，可以記錄總 線上傳輸的所有類型的數據包，監測各種總線狀態；在接入總線時，以本實用新型
為核心設計的總線監測和調試設備作為一個總線的節點存在，具有一個正常節點所
應具有的功能；本實用新型設計使用硬體描述語言實現，採用同步設計原則，具有 很好的時序性能；設計中未使用針對某種FPGA的特定資源，具有較好的可移植性， 可使用普通的FPGA實現或用於ASIC流片。本實用新型的優點在於以本實用新型的正EE1394監測器為核心可以設計和構 建IEEE1394總線監測和調試設備，記錄總線上傳輸的各種數據包，監測總線的工作 狀態。本實用新型在使用時，具有靈活的可編程功能，通過對其內部寄存器的操作， 可以選擇要記錄的數據包，選擇記錄數據的各種觸發方式，選擇需要監測的各種總 線狀態信息。
總之，本實用新型的可編程IEEE1394總線監測器可以記錄IEEE1394串行總線 上傳輸的所有類型數據包，監測總線的工作狀態，使用該監測晶片可以構建和設計 正EE1394總線監測或調試設備。本實用新型在正EE1394總線協議的鏈路層上設計， 由其構建的總線監測或調試設備可以作為一個正常的節點接入總線；該監測晶片具
有可編程的功能，監測設備可以根據調試要求選擇需要記錄的數據包類型或者記錄 數據包的觸發條件；本實用新型使用硬體描述語言HDL (Hardware Description Language)實現，具有很好的可移植性，可用於FPGA實現和ASIC流片。
圖1為本實用新型的IEEE1394總線監測器的功能結構示意圖； 圖2為以總線監測晶片構建的IEEE1394總線調試設備示意圖； 圖3為本實用新型的IEEE1394總線監測器的具體流程示意圖。
具體實施方式
下面參照附圖對本實用新型進行詳細說明。
如圖1所示，本實用新型的監測器共由7部分組成控制接口、高速數據接口、
控制寄存器、CRC校驗、數據收發模塊、數據緩衝處理模塊及鏈路層物理層接口模 塊。
鏈路層物理層接口部分提供IEEE1394總線規定的標準接口，總線上的所有數據 包以及狀態信息都通過該接口由物理層轉發到監測器，該監測晶片把總線上的數據 轉發到數據緩衝處理模塊，把總線狀態直接更新到控制寄存器的相應位。數據緩衝 處理模塊連接鏈路層物理層接口和後續模塊，由異步FIFO組成，起到數據緩衝和同 步的作用。數據包收發模塊是本實用新型的核心部分，該模塊根據控制寄存器的要 求，可以有選擇地記錄總線上傳輸的數據包，並轉發到高速數據接口，同時也可以 實現數據包確認功能。CRC校驗模塊可以對串行總線上傳輸的數據包進行校驗。控 制寄存器提供了對監測晶片編程控制的功能。控制接口部分提供了一個通用CPU接 口，外部CPU可以通過該接口存取內部的控制寄存器來實現對監測晶片的編程；該接口還提供了中斷邏輯，當監測晶片監測到總線的某種指定狀態，或滿足某個中斷 觸發條件時會發出中斷申請，外部CPU會在中斷服務中讀出總線狀態等相關信息。 高速數據接口提供了一個輸出數據的接口，該接口可以直接對各種通用FIFO和雙口 RAM進行操作。
如圖2所示， 一種使用本實用新型監測晶片構建總線監測或調試設備的建議設 計示意圖，監測晶片通過一個標準的物理層協議控制晶片與正EE1394串行總線相 連，另一端連接用於控制的微處理器和用於數據緩衝的高速FIFO (雙口 RAM); 數據記錄處理和顯示設備與FIFO和CPU相連。
在進行總線調試時，根據調試監測要求，外部CPU對控制寄存器進行初始化， 指定要記錄的數據包類型，開始記錄的觸發條件以及需監測的總線狀態，然後啟動 總線開始工作。監測晶片接收物理層晶片轉發的，串行總線上傳輸的所有數據包， 在數據包收發模塊中對接收到的數據包進行分析，通過高速數據接口輸出滿足記錄 條件的數據包，同時給出CRC校驗的結果。在接收數據包的同時鏈路層物理層接口 會實時監測總線的狀態，發現指定的狀態後，更新控制寄存器，並向外部CPU發出 中斷申請，由外部的CPU讀出總線的狀態。
本實施例中，監測器提供了三個外部接口，分別由內部的鏈路層物理層接口模 塊、高速數據接口模塊以及控制接口模塊來提供。鏈路層物理層接口部分一方面提 供了正EE1394總線協議定義的標準接口，以保證本實用新型可以與各種通用的物理 層協議控制晶片的接口兼容，使用的信號有8位雙向數據線D，兩位雙向控制線 Ctl，鏈路層請求信號Lreq，鏈路層電源狀態信號LPS，鏈路層開啟信號LinkOn，50Mhz 的時鐘信號Sclk等。其中50Mhz的時鐘Sclk是晶片的基礎工作時鐘，除控制接口 和控制寄存器的讀寫外，其它所有模塊都使用該時鐘或以該時鐘為基礎衍生成的時 鍾。另外該模塊還通過雙向總線與IP核內部的數據緩衝處理模塊和控制寄存器模塊 相連。鏈路層物理層接口把物理層轉發來的在串行總線上傳輸的各種數據包寫入到 數據緩衝處理單元，也可以從數據緩衝單元讀取待發送的數據通過物理層晶片轉發 到總線。同時，該模塊還通過鏈路層與物理層之間的接口信號指示總線上當前的工 作狀態，並將相應的狀態位寫入控制寄存器，以供外部的設備讀取。
數據緩衝處理模塊是一個異步FIFO，提供數據緩衝功能。其一端與鏈路層物理 層接口相連，另一端與數據包收發模塊相連。
數據包收發模塊是本實用新型的核心模塊，它通過32位的雙向數據線分別與數 據緩衝處理模塊、CRC校驗模塊、高速數據接口模塊相連，同時還接受控制寄存器 的控制，以及輸出狀態到控制寄存器。該收發模塊不主動向串行總線發送數據包，只在必要時(接收到發送至本節點的非廣播異步包)發送確認包到總線，其重要功 能是接收並分析總線上的數據包。鏈路層物理層接口會把在串行總線上傳輸的所有 數據包全部轉發到數據包收發模塊，在該模塊中分析接收到的數據類型、源節點、 目的節點，同時進行CRC校驗。根據控制寄存器指定的要求，在滿足觸發條件時， 把需記錄的數據包通過高速數據接口輸出到外部的存儲設備。所謂的觸發條件是指 可以通過控制寄存器設置的一定條件，當滿足該條件時，監測晶片開始記錄數據包。 觸發條件可以是總線的某個狀態或者總線上傳輸的某個數據包。
CRC校驗模塊通過一些控制線和32位的雙向數據線與收發模塊相連，提供32 位的循環冗餘校驗功能。
控制寄存器一端與控制接口相連，可以通過控制接口對控制寄存器進行存取操 作。另外控制寄存器還與鏈路層物理層接口和數據收發模塊相連。控制寄存器提供 的功能是對監測晶片實現編程配置，以及提供一些總線工作的狀態，供內部模塊更 新和外部設備査詢。通過對控制寄存器的編程控制可以選擇不同的數據包記錄模式， 可供選擇的模式包括以下幾種
1. 記錄所有數據包；
2. 記錄所有等時包；
3. 記錄指定通道的等時包；
4. 記錄所有異步包；
5. 記錄某種類型的異步包(指定Tcode);
6. 記錄來自指定地址的異步包；
7. 記錄發往某指定地址的異步包；
8. 記錄普通物理層數據包；
9. 記錄自標識數據包；
10. 記錄所有廣播包；
11. 記錄確認包。
控制接口模塊提供了一個通用的CPU接口，外部的CPU可以通過該接口存取
控制寄存器，實現對記錄數據和監測狀態的編程選擇。該接口還提供中斷功能，當
監測晶片監測到總線的某種狀態或指定的觸發條件後，會向外部的CPU發出中斷信 號，CPU可在中斷服務程序中通過控制接口讀取所需的信息。
高速接口通過32位的數據線與數據包收發模塊相連，該模塊提供了一個外部高 速FIFO (或雙口RAM)的接口，數據寬度是32位，最高工作時鐘是50Mhz。
圖2給出的監測晶片通過一個標準的物理層晶片與串行總線相連；控制接口連接一個微控制器，用於實現監測控制；高速數據接口連接一個高速FIFO (或雙口 RAM)，緩衝輸出高速數據；另外一部分是數據顯示記錄和顯示設備，該部分包括 高速大容量磁碟存儲器以及顯示設備，可以存儲並分析總線上傳輸的數據包，實時 動態顯示總線的工作狀態等。
權利要求1、一種可編程IEEE1394總線監測器，其特徵在於，該監測器在IEEE1394總線鏈路層的基礎上設計，作為一個正常節點通過一個標準的物理層協議控制晶片與IEEE1394串行總線相連，另一端連接用於控制的微處理器和用於數據緩衝的高速先入先出存儲器/高速雙口隨機存儲器；用於記錄總線上傳輸的所有類型數據包，監測各種總線狀態；所述的IEEE1394總線監測器包括控制接口、高速數據接口、控制寄存器、循環冗餘校驗模塊、數據包收發模塊、數據緩衝處理模塊和鏈路層物理層接口；所述的鏈路層物理層接口提供IEEE1394總線規定的標準接口，總線上的所有數據包以及狀態信息都通過該接口由物理層轉發到監測器，其中，總線上的數據轉發到數據緩衝處理模塊，把總線狀態直接更新到控制寄存器的相應位；所述的數據緩衝處理模塊由異步先入先出存儲器組成，用於數據的緩衝和同步；所述的控制寄存器，用於提供對監測器的編程控制；通過對控制寄存器的編程，實現記錄總線數據和監測總線狀態的編程控制；所述的數據包收發模塊，用於根據控制寄存器的要求，用於有選擇地記錄總線上傳輸的數據包，並轉發到高速數據接口，同時也可以實現數據包確認功能；所述的循環冗餘校驗模塊，用於對串行總線上傳輸的數據包進行校驗；所述的控制接口，用於提供一個通用的4位、8位或16位的CPU通用接口，外部CPU可以通過該接口存取內部的控制寄存器實現對監測器的編程；所述的高速數據接口，用於提供一個輸出數據的接口，該接口可以直接輸出數據到各種通用的先入先出存儲器或雙口隨機存儲器。
2、 根據權利要求1所述的可編程IEEE1394總線監測器，其特徵在於，所述的 控制接口提供了中斷邏輯，當監測器監測到總線的某種指定狀態，或滿足某個中斷 觸發條件時會發出中斷申請，外部CPU會在中斷服務中讀出總線狀態的相關信息。
3、 根據權利要求1所述的可編程IEEE1394總線監測器，其特徵在於，所述的 監測器還包括一臺數據處理記錄設備和顯示設備，與微處理器和高速先入先出存儲 器相連。
4、 根據權利要求1所述的可編程IEEE1394總線監測器，其特徵在於，所述的 監測器核心模塊採用硬體描述語言HDL實現，釆用同步設計原則，具有很好的時序 性能。
5、 根據權利要求1所述的可編程IEEE1394總線監測器，其特徵在於，所述的監測器具有可編程的功能，通過編程控制選擇接收記錄不同類型的數據包，包括 接收記錄所有的數據包、接收記錄指定類型的數據包、接收記錄來自某節點的數據 包、接收記錄發到某節點的數據包，以及各種數據包的組合接收記錄；也可以通過 編程設定記錄數據包和監測狀態的觸發條件。
專利摘要本實用新型涉及一種可編程IEEE1394總線監測器，其特徵在於，該監測器在IEEE1394總線鏈路層的基礎上設計，作為一個正常節點通過一個標準的物理層協議控制晶片與IEEE1394串行總線相連，另一端連接用於控制的微處理器和用於數據緩衝的高速先入先出存儲器/高速雙口隨機存儲器；用於記錄總線上傳輸的所有類型數據包，監測各種總線狀態；所述的IEEE1394總線監測器包括控制接口、高速數據接口、控制寄存器、循環冗餘校驗模塊、數據包收發模塊、數據緩衝處理模塊和鏈路層物理層接口；在接收數據包的同時，鏈路層物理層接口會實時監測總線的狀態，以實現對IEEE1394總線的監測和調試。
文檔編號H04L12/40GK201355816SQ20082023388
公開日2009年12月2日 申請日期2008年12月26日 優先權日2008年12月26日
發明者周慶瑞, 孫輝先, 松 曹, 陳曉敏 申請人:中國科學院空間科學與應用研究中心