具有大容量存儲功能的1553b硬體定時通訊模塊的製作方法

2023-06-06 05:37:46 2

專利名稱：具有大容量存儲功能的1553b硬體定時通訊模塊的製作方法
技術領域：
本發明涉及一種1553B硬體定時通訊模塊。
背景技術：
1553B總線通訊方式是航空航天領域佔統治地位的總線標準。比如，在雷達系統 中，很多子設備之間的信息交換即採用1553B總線通訊方式；主設備通過1553B總線向子 設備發送各項命令，以實時讀取整個系統的工作狀態信息，並判斷各個子設備的工作性能， 以確保整個雷達系統能安全、穩定的工作。然而，各個子設備的通訊是有時序關係的，其每 次通訊的時間間隔必須滿足規定的時間要求，才能保證整個雷達系統安全、穩定的工作。因 此，這就需要1553B通訊模塊不僅僅是完成通訊的功能，還應具備精確定時通訊的功能，同 時其作為整個系統的一個模塊，還需為系統其他模塊提供同步時基，以保證整個系統能協 調、有序的工作。

發明內容
本發明是為了解決現有的1553B通訊模塊不具備按照一定時序定時通訊的功 能，以及大容量數據傳輸時系統工作效率低的問題，從而提供一種具有大容量存儲功能的 1553B硬體定時通訊模塊。具有大容量存儲功能的1553B硬體定時通訊模塊，它包括SDRAM，它還包括一號 隔離變壓器、二號隔離變壓器、1553B總線接口晶片和FPGA，一號隔離變壓器的輸入或輸出 端和二號隔離變壓器的輸入或輸出端連入1553B總線；一號隔離變壓器的電壓信號輸入或 輸出端和1553B總線接口晶片的一號電壓信號輸出或輸入端連接，二號隔離變壓器的電壓 信號輸入或輸出端和1553B總線接口晶片的二號電壓信號輸出或輸入端連接；1553B總線 接口晶片的總線數據信號輸出或輸入端與FPGA的總線數據信號輸入或輸出端連接；1553B 總線接口晶片的總線地址信號輸出或輸入端與FPGA的總線地址信號輸入或輸出端連接； 1553B總線接口晶片的控制信號輸出或輸入端與FPGA的控制信號輸入或輸出端連接；FPGA 的PCIIP核的信號輸出或輸入端連入PCI總線；SDRAM的數據信號輸入或輸出端FPGA的數 據信號輸出或輸入端連接，SDRAM的地址信號輸入或輸出端FPGA的地址信號輸出或輸入端 連接；FPGA實現硬體定時通訊的過程中包括5個狀態空閒狀態IDLE、延遲狀態DELAY、 數據讀取狀態READ、等待狀態WAIT和判斷狀態JUDGE，所述5個狀態之間的關係是FPGA默認狀態為空閒狀態IDLE，當FPGA中計數器計到設定的時間時即產生一個 定時脈衝，在該脈衝的上升沿觸發下，FPGA進入延遲狀態DELAY狀態；在延遲狀態DELAY下，如果SDRAM內為空，則將首次取數標誌置為有效(為「0」)， 並返回到空閒狀態IDLE ；如果SDRAM內不為空且首次取數標誌有效(為「0」)，此時則將首次取數標誌置為 無效(為「 1」)，並返回至空閒狀態IDLE ；
如果SDRAM內不為空且首次取數標誌無效(為「1」)，則從SDRAM中讀取本次通訊 的數據個數，並進入數據讀取狀態READ ；在數據讀取狀態READ下，FPGA讀取SDRAM內的數據，並將讀取的數據寫入到 1553B總線接口晶片中，並進入等待狀態WAIT ； 在等待狀態WAIT下，當FPGA完成將數據寫入到1553B總線接口晶片後，等待狀態 WAIT結束並進入到判斷狀態JUDGE ；在判斷狀態JUDGE下，FPGA判斷待發送的這幀數據是否已經讀取完，如果判斷結 果為是，則返回至空閒狀態IDLE，如果判斷結果為否，則返回至數據讀取狀態READ繼續讀 取這幀數據。有益效果本發明提供了兩種定時通訊的模式，能夠實現用戶自定義定時或晶片 內部定時；並且在需要進行大批量的數據傳輸時，通訊板卡上外擴了一片SDRAM，上位機可 以直接把數據一次性寫入到該緩存中，由底層硬體直接實現通訊，整個通訊過程可以不需 CPU的參與，從而減小CPU的佔用率，系統的工作效率較高。



圖1是本發明的電氣結構示意圖，其中標記1為1553B總線，標記9為PCI總線； 圖2是本發明的定時模塊的工作狀態圖3是本發明BC模式下的工作流程示意圖； 圖4是本發明在RT模式下的工作流程示意圖； 圖5是FPGA內部邏輯關係示意圖。
具體實施例方式具體實施方式
一、結合圖1說明本具體實施方式
，具有大容量存儲功能的1553B 硬體定時通訊模塊，它包括SDRAM 6，它還包括一號隔離變壓器2、二號隔離變壓器3、1553B 總線接口晶片4和FPGA 5，一號隔離變壓器2的輸入或輸出端和二號隔離變壓器3的輸入 或輸出端連入1553B總線；一號隔離變壓器2的電壓信號輸入或輸出端和1553B總線接口 晶片4的一號電壓信號輸出或輸入端連接，二號隔離變壓器3的電壓信號輸入或輸出端和 1553B總線接口晶片4的二號電壓信號輸出或輸入端連接；1553B總線接口晶片4的總線數 據信號輸出或輸入端與FPGA 5的總線數據信號輸入或輸出端連接；1553B總線接口晶片4 的總線地址信號輸出或輸入端與FPGA 5的總線地址信號輸入或輸出端連接；1553B總線接 口晶片4的控制信號輸出或輸入端與FPGA 5的控制信號輸入或輸出端連接；FPGA 5的PCI IP核的信號輸出或輸入端連入PCI總線；SDRAM 6的數據信號輸入或輸出端FPGA 5的數據 信號輸出或輸入端連接，SDRAM 6的地址信號輸入或輸出端FPGA 5的地址信號輸出或輸入 端連接；FPGA 5實現硬體定時通訊的過程中包括5個狀態空閒狀態IDLE、延遲狀態 DELAY、數據讀取狀態READ、等待狀態WAIT和判斷狀態JUDGE，所述5個狀態之間的關係是FPGA 5默認狀態為空閒狀態IDLE，當FPGA 5中或1553B總線接口晶片4的計數 器發出定時脈衝時，在該脈衝的上升沿觸發下，FPGA 5進入延遲狀態DELAY狀態；在延遲狀態DELAY下，如果SDRAM 6內為空，則將首次取數標誌置為有效(為「O」)，並返回到空閒狀態IDLE；如果SDRAM 6內不為空且首次取數標誌有效(為「0」)，此時則將首次取數標誌置 為無效(為「 1 」)，並返回至空閒狀態IDLE ；如果SDRAM 6內不為空且首次取數標誌無效(為「 1」)，則從SDRAM 6中讀取本次 通訊的數據個數，並進入數據讀取狀態READ ；在數據讀取狀態READ下，FPGA 5讀取SDRAM 6內的數據，並將讀取的數據寫入到 1553B總線接口晶片4中，並進入等待狀態WAIT ；在等待狀態WAIT下，當FPGA 5完成將數據寫入到1553B總線接口晶片4後，等待 狀態WAIT結束並進入到判斷狀態JUDGE ；在判斷狀態JUDGE下，FPGA 5判斷待發送的這幀數據是否已經讀取完，如果判斷 結果為是，則返回至空閒狀態IDLE，如果判斷結果為否，則返回至數據讀取狀態READ繼續 讀取這幀數據。所述定時脈衝，是由FPGA 5中的計數器發出的，當計數器計滿設定的時間後，發 出該定時脈衝。本實施方式能夠實現總線控制器模式(BC模式)和遠程終端模式(RT模式)兩 種工作模式的選擇，以及用戶自定義定時和晶片內部定時兩種定時模式的切換，以滿足固 定的消息定時間隔要求。此外，板上帶有大容量緩存晶片SDRAM，當需要大批量的數據傳輸 時， 上位機可以直接把數據一次性寫入到緩存中，由底層硬體直接實現通訊，整個通訊過程 可以不需CPU的參與，從而可以減小CPU的佔用率，提高整個系統的工作效率。因此，這些 靈活的功能很好的改善了 1553B通訊板卡的通用性，可以滿足不同用戶系統集成的需要。本實施方式中，FPGA作為主控制器，一方面實現PCIIP核的功能，完成本地設備與 PCI總線的通訊，另一方面主要負責1553B接口晶片與PCIIP核之間控制信號轉換以及接收 數據緩存；1553B接口晶片實現1553B協議；TTL驅動電路實現上控制信號的驅動；差分驅 動電路實現同步時鐘的驅動。該通訊模塊的硬體定時有兩種可供選擇。一種是基於1553B協議晶片本身的定 時，其定時間隔從12us至65ms，該定時是通過對於1553B協議晶片相關寄存器的設置來實 現；當需要使用更長的定時間隔時，則可以使用用戶自定義的定時。該定時模式的實現是基 於FPGA。上位機將需要發送的數據依次寫入到緩存中，定時模塊按固定的時間間隔從緩存 中取出每禎的需要發送的數據，傳遞給1553B協議晶片供其發送。緩存中數據存儲格式如 圖1所示。FPGA邏輯設計是整個通訊模塊研製的關鍵部分，邏輯設計整體框圖如圖5所示。 整個邏輯包括仲裁模塊、SDRAM控制模塊，定時通訊模塊、BTO1580控制模塊以及PCIIP核等 5個模塊組成。仲裁模塊主要是用於完成PCI總線信號在SDRAM控制模塊與BTO1580控制 模塊之間的切換。當數據通訊量較小時，可以選擇基於晶片本身的定時功能，因此上位機可 以通過PCI總線直接把數據寫入BU61580協議晶片中；當數據通訊量較大時，則可以選擇用 戶自定義的定時功能，定時時間間隔可通過上位機來設置，同時上位機將數據寫入到SDRAM 中，定時發送模塊從SDRAM中取數，並按照固定的時間間隔發送。因此，整個FPGA邏輯設計 保證了 1553B通訊的靈活性，滿足實際通訊的時序要求。本實施方式主要包含5個狀態IDLE (空閒狀態)、DELAY (延遲狀態),READ (數據讀取狀態)、 WAIT (等待狀態)、JUDGE (判斷狀態)。默認狀態為IDLE狀態，當計數器計滿 定時時間，即產生一個定時脈衝，在IDLE狀態下，即等待定時脈衝上升沿的到來。當定時脈 衝沿到來後，進入DELAY狀態。DELAY狀態是進行一個定時脈衝間隔的等待，用於避免此時 緩衝區內數據不足一幀。如果進入DELAY狀態時，若緩衝區內不為空且firSt_flag(首次 取數標誌)無效(為『1』)，表示可以進行取數，在該狀態下取出待發送的數據量個數，並進 Λ READ狀態；如果有效(為『O，)，則說明此時為第一次取數，將first_flag置為『 1，，回到 IDLE狀態。如果發送緩衝區為空，則將first_flag置『O，並回到IDLE狀態。READ狀態用 於讀取緩衝區內的數據，每讀取一個數據，待送的數據量個數就減1，此時，1553B協議晶片 的控制邏輯可以將定時模塊從緩存中取出的數據寫入到1553B協議晶片中。隨後進入等待 狀態。在等待狀態下，是為確保在取出的數傳入到1553B協議晶片中之後再進行下一次取 數。等待狀態結束後則進入到JUDGE狀態，再該狀態下判斷此幀數據是否已經取完。如果 取數完畢則回到IDLE狀態等待下一幀數據讀取，否則進入READ狀態接著讀取此幀數據。該通訊模塊的軟體設計基於靈活性考慮，用戶可以通過軟體設置來實現BC模式 和RT模式的選擇，BC模式和RT模式的實現流程分別如圖3和圖4所示。BC模式主要是用於實現消息的管理和傳輸，是整個總線通訊的組織者和指揮者。 結合圖3說明整個BC模式的配置流程首先復位BTO1580協議晶片，向啟動/復位寄存器 寫入值為0x0001，執行軟體復位；然後將協議晶片配置成增強的功能模式，以能夠使用其 增強的功能(如重試、消息間隔、擴展BC控制字等)，即向配置寄存器3中寫入0x8000 ；然後 初始化中斷屏蔽寄存器，設置是否需要產生中斷，若不需要產生中斷則向其中寫入0X0000 ； 然後設置配置寄存器1-5，用於設置是否為幀自動重複模式、是內部觸發還是外部觸發，消 息間隔等，分別向這些寄存器中寫入0x0060，Ox 0060,0x8400,0x8000,0x1860,0x4f00 ；然 後設置幀時間寄存器，幀時間間隔最大可設為65535US ；然後設置堆棧指針及初始堆棧指 針，均寫入0x0000，表示消息傳輸從消息塊0開始；然後初始化活動區域堆棧和消息塊，用 於設置每次消息的控制字和命令字，並加載要發送的數據字；然後初始化消息計數器和初 始消息計數器，寫入的數位OXfTfT-待發送的消息數；最後設置復位寄存器，開始進行BC傳 輸，寫入值為0x000a。若有中斷產生，則轉到中斷服務子程序執行。RT模式則用於被動接收BC的消息，並返回接收狀態。結合圖4說明整個RT模式的配置流程1、通過向啟動/復位寄存器寫入0x0001 執行一次軟體復位；2、若要使用任何一種增強模式的功能(比如，子地址雙重緩存)，則須 通過向配置寄存器#3寫入0x8000激活RT的增強模式；3、初始化中斷屏蔽寄存器。對於大 多數RT應用，一般都須要在消息傳輸結束後產生中斷，向中斷屏蔽器重寫入0x0001 ；4、將 堆棧的起始位置加載到RAM中的活動區域堆棧指針位置，一般寫入0x0000 ；5、初始化活動 區域查詢表。每個發送、接收和(可選地)廣播子地址在查詢表中的地址應該被初始化為 各自在查詢表中的指針位置。若RT將被用於增強的內存管理模式，還需要通過初始化活動 區域的子地址控制字來為每個子地址選擇內存管理和中斷選項。如果對於某個RT，有幾個 未被使用的子地址，建議將這些子地址的查詢表指針初始化為同樣的數值，以節省內存空 間。6、初始化配置寄存器2-5，分別寫入0x9863，0x8001，0x8000，0x4f02 ；7、初始化非法化 表，可均寫入0x0000 』8、WSY表和方式代碼的初始化可以選擇設置，一般可以不用設置；最 後，只需要將數據塊進行初始化，即可把RT掛接在1553B總線上開始其工作。
整個軟體的驅動程序採用VISA庫來編寫，嚴格遵循VPP規範，包括模塊初始化函 數、模塊復位函數、BC模式初始化函數、RT模式初始化函數等一系列函數，用戶可以不必了 解對於底層晶片的操作，只需調用這些驅動函數來實現對於該通訊模塊的靈活配置。本發明方式提高了 1553B通訊板卡的通用性和靈活性，可以實現用戶自定義定時 和晶片內部定時的任意選擇，並能實現RT和BC模式的切換，同時採用模塊化硬體設計的 方法便於系統集成，節約了系統研製的成本；在需要進行大批量的數據傳輸時，通訊板卡上 外擴了一片SDRAM，上位機可以直接把數據一次性寫入到該緩存中，由底層硬體直接實現通 訊，整個通訊過程可以不需CPU的參與，從而可以減小CPU的佔用率，提高整個系統的工作 效率；該模塊可以輸出同步脈衝，脈衝周期可以根據需求進行設置，為系統其它模塊提供同 步時基，以保證整個系統穩定有序的工作。
具體實施方式
二、本具體實施方式
與具體實施方式
一所述的具有大容量存儲功能 的1553B硬體定時通訊模塊的區別在於，它還包括TTL驅動電路7，TTL驅動電路7的TTL 驅動信號輸入端與FPGA 5的TTL驅動信號輸出端連接，可作為系統其他模塊的啟動信號或 控制信號。
具體實施方式
三、本具體實施方式
與具體實施方式
一所述的具有大容量存儲功能 的1553B硬體定時通訊模塊的區別在於，它還包括差分驅動電路8，差分驅動電路8的差分 驅動信號輸入端與FPGA 5的差分驅動信號輸出端連接，作為系統其他模塊的同步脈衝，使 系統的各個模塊能協調工作。
具體實施方式
四、本具體實施方式
與具體實施方式
一所述的具有大容量存儲功能 的1553B硬體定時通訊模塊的區別在於，SDRAM 6的型號為HY57V561620FTP-HI，在大容量 通訊時，通訊的數據存儲在其中，供定時通訊模塊進行發送。本實施方式中，在通訊數據量較大時，採用外擴存儲晶片對數據進行緩存，選用此 型號的晶片，其容量為16MX 16bit，可存儲32M字節數據，支持最高時鐘可達133MHz，正常 工作溫度範圍_40°C 85°C。
具體實施方式
五、本具體實施方式
與具體實施方式
一所述的具有大容量存儲功能 的1553B硬體定時通訊模塊的區別在於，1553B總線接口晶片4的型號為BU61580，用於實 現1553B通訊協議，提高了整個設計的可靠性。
權利要求
1.具有大容量存儲功能的155 硬體定時通訊模塊，它包括SDRAM(6)，其特徵是它還 包括一號隔離變壓器O)、二號隔離變壓器(3)、1553B總線接口晶片(4)和FPGA(5)，一號 隔離變壓器O)的輸入或輸出端和二號隔離變壓器(3)的輸入或輸出端連入155 總線； 一號隔離變壓器O)的電壓信號輸入或輸出端和155 總線接口晶片的一號電壓信號 輸出或輸入端連接，二號隔離變壓器(3)的電壓信號輸入或輸出端和1553B總線接口晶片 (4)的二號電壓信號輸出或輸入端連接；155 總線接口晶片(4)的總線數據信號輸出或輸 入端與FPGA(5)的總線數據信號輸入或輸出端連接；155 總線接口晶片(4)的總線地址 信號輸出或輸入端與FPGA(5)的總線地址信號輸入或輸出端連接；155 總線接口晶片(4) 的控制信號輸出或輸入端與FPGA(5)的控制信號輸入或輸出端連接；FPGA(5)的PCI IP核 (51)的信號輸出或輸入端連入PCI總線；SDRAM(6)的數據信號輸入或輸出端與FPGA(5)的 數據信號輸出或輸入端連接，SDRAM(6)的地址信號輸入或輸出端與FPGA (5)的地址信號輸 出或輸入端連接；FPGA (5)實現硬體定時通訊的過程中包括5個狀態空閒狀態IDLE、延遲狀態DELAY、 數據讀取狀態READ、等待狀態WAIT和判斷狀態JUDGE，所述5個狀態之間的關係是FPGA(5)默認狀態為空閒狀態IDLE，當FPGA(5)中的計數器計到設定的時間間隔即產 生一個定時脈衝，在該脈衝的上升沿觸發下，FPGA( 進入延遲狀態DELAY狀態；在延遲狀態DELAY下，如果SDRAM (6)內為空，則將首次取數標誌置0，並返回到空閒狀 態 IDLE ；如果SDRAM(6)內不為空且首次取數標誌有效，即為0時，將首次取數標誌置為無效狀 態，即為1，並返回至空閒狀態IDLE;如果SDRAM(6)內不為空且首次取數標誌無效，則從SDRAM(6)中讀取本次通訊的數據 個數，並進入數據讀取狀態READ ；在數據讀取狀態READ下，FPGA(5)讀取SDRAM(6)內的數據，並將讀取的數據寫入到 1553B總線接口晶片中，並進入等待狀態WAIT;在等待狀態WAIT下，當FPGA (5)完成將數據寫入到155 總線接口晶片(4)後，等待 狀態WAIT結束並進入到判斷狀態JUDGE ；在判斷狀態JUDGE下，FPGA (5)判斷待發送的這幀數據是否已經讀取完，如果判斷結果 為是，則返回至空閒狀態IDLE，如果判斷結果為否，則返回至數據讀取狀態READ繼續讀取 這幀數據。
2.根據權利要求1所述的具有大容量存儲功能的155 硬體定時通訊模塊，其特徵在 於它還包括TTL驅動電路(7)，TTL驅動電路(7)的TTL驅動信號輸入端與FPGA (5)的TTL 驅動信號輸出端連接。
3.根據權利要求1所述的具有大容量存儲功能的155 硬體定時通訊模塊，其特徵在 於它還包括差分驅動電路(8)，差分驅動電路(8)的差分驅動信號輸入端與FPGA ( 的差分 驅動信號輸出端連接。
4.根據權利要求1所述的具有大容量存儲功能的155 硬體定時通訊模塊，其特徵在 於 SDRAM(6)的型號為 HY57V561620FTP-HI。
5.根據權利要求1所述的具有大容量存儲功能的155 硬體定時通訊模塊，其特徵在 於1553B總線接口晶片的型號為BU61580。
全文摘要
具有大容量存儲功能的1553B硬體定時通訊模塊，涉及一種1553B硬體定時通訊模塊。它解決了現有的1553B通訊模塊不具備按照一定時序定時通訊的功能，以及大數據量通訊時系統工作效率低的問題。它的1553B總線接口晶片的總線數據信號、總線地址信號和控制信號的輸出或輸入端分別與FPGA的總線數據信號、總線地址信號和控制信號的輸入或輸出端連接；FPGA的PCI IP核的信號輸出或輸入端連入PCI總線；SDRAM的數據信號和地址信號輸入或輸出端分別與FPGA的數據信號和地址信號輸出或輸入端連接。本發明的硬體定時通訊過程經空閒狀態、延遲狀態、數據讀取狀態、等待狀態和判斷狀態實現。本發明適用於各類具有1553B通訊的測控系統中。
文檔編號G06F13/40GK102141971SQ201110006609
公開日2011年8月3日 申請日期2011年1月13日 優先權日2011年1月13日
發明者喬立巖, 付寧, 彭喜元, 朱宇傑, 鄧立寶, 馬雲彤 申請人:哈爾濱工業大學