半導體器件的端子結構及其製造方法

2023-06-06 10:13:16

專利名稱：半導體器件的端子結構及其製造方法
技術領域：
本發明涉及半導體器件例如絕緣柵場效應功率電晶體(一般術語為「MOSFET」)或絕緣柵雙極電晶體(一般術語為「IGBT」)的場端子結構，以及用於其的製造方法。
半導體器件一般包含包括有源區的半導體主體，在有源區中具有有源結構的陣列。為了避免器件在有源區的周邊過早擊穿，經常必須包括圍繞有源區的場端子結構以避免出現過高的電場。在本領域中公知幾種場端子結構，如浮置場電極和浮置場環。例如在1996年B.J.Baliga的「Power Semiconductor Devices」的第81至113頁中論述了這些結構，由此將其內容併入這裡作為參考材料。
本發明設法提供一種改進的端子結構，其能夠以緊湊的方式耐受較高的電壓。
本發明提供了一種具有半導體主體的半導體器件，該半導體主體包括有源區和圍繞有源區的端子結構，該端子結構包括串聯連接的多個橫向電晶體器件並且從有源區朝著半導體主體的外圍邊緣延伸，具有齊納二極體，該齊納二極體連接到橫向器件中之一的柵電極用於控制它的柵電壓，以便將有源區和外圍邊緣之間的電壓差分布在橫向器件和齊納二極體的兩端。
以將齊納二極體併入端子結構中的這種方式能夠實現由端子結構耐受顯著增加的電壓。
優選地，齊納二極體連接在每對相鄰的橫向電晶體之間。在優選實施例中，每個齊納二極體都連接在靠近有源區的相應對的橫向電晶體的源電極和相應對的另一個橫向電晶體的柵電極之間。在可選實施例中，每個齊納二極體都連接在相應對的橫向電晶體的柵電極之間。
有利地，端子結構可具有以與器件的有源區中的部件相同的工藝步驟形成的部件，避免了需要額外的工藝步驟形成端子結構的部件。
例如，每個橫向器件都優選包括通過一層柵絕緣材料與半導體主體絕緣的柵電極，橫向器件的柵電極和柵絕緣材料層分別以與在有源區中器件的絕緣電極絕緣的絕緣電極和材料層相同的各個工藝步驟形成。
有源區可包括溝槽-柵極半導體器件，且在這種情況下，端子結構的橫向電晶體優選是溝槽-柵極電晶體。更具體地，每個橫向器件都可包括其中具有柵電極的溝槽，橫向器件的溝槽以與有源區中器件的柵極溝槽相同的各個工藝步驟形成。
可選地，有源區可包括平面狀的柵極半導體器件，端子結構的橫向電晶體是平面狀的柵極電晶體。
橫向器件可包括在第二相反導電類型的下面區域的上方的第一導電類型的區域，其中有源區包括具有第一導電類型區域的器件，其以與橫向器件的第一導電類型區域相同的工藝步驟形成。
有利地，在橫向器件的柵電極由多晶矽形成的實施例中，齊納二極體由以與柵電極相同的工藝步驟沉積的多晶矽形成。例如，齊納二極體可由橫向的結構製成且與相關的橫向器件的柵電極整體形成。
本發明進一步提供了一種具有半導體主體的半導體器件的形成方法，該半導體主體包括有源區和圍繞有源區的端子結構，該端子結構包括串聯連接的多個橫向電晶體器件並且從有源區朝著半導體主體的外圍邊緣延伸，具有齊納二極體連接到橫向器件中之一的柵電極用於控制它的柵電壓，以便在橫向器件和齊納二極體兩端分布在有源區和外圍邊緣之間的電壓差，其中橫向器件的柵電極由多晶矽形成，且該方法包括形成由以與柵電極相同的工藝步驟沉積的多晶矽製成的齊納二極體。
在優選的實施例中，每個橫向器件都包括其中具有柵電極的溝槽，且該方法包括以與有源區中器件的柵極溝槽相同的各個工藝步驟形成橫向器件的溝槽。


現在將藉助例子並參考示意性附圖描述本發明的實施例，其中圖1示出了在本發明的實施例中在端子結構中連接在一起的電晶體器件和齊納二極體的電路圖；圖2示出了根據本發明的溝槽-柵極半導體器件的有源區和端子結構的截面圖；圖3示出了圖2中半導體器件的拐角部分的有源區和端子結構的截面圖；圖4示出了圖2中半導體器件的拐角部分的有源區和端子結構的平面圖；圖5示出了在本發明另一實施例中在端子結構中連接在一起的電晶體器件和齊納二極體的電路圖；圖6示出了包括圖5中結構的溝槽-柵極半導體器件的拐角部分的有源區和端子結構的截面圖；圖7示出了圖6中半導體器件的拐角部分的有源區和端子結構的平面圖；圖8示出了根據本發明的平面狀柵極半導體器件的有源區和端子結構的截面圖；和圖9示出了圖8中半導體器件的拐角部分的有源區和端子結構的截面圖。
具體實施例方式
應當注意到，各圖是示意性的且未按比例繪製。在各圖中為了清楚和方便起見，在尺寸上誇大或縮小了這些圖各部分的相對尺寸和比例。在改進和不同的實施例中，相同的附圖標記一般用於指相應的或相似的部件。
圖1示出了用於根據本發明第一實施例的半導體器件的端子結構中使用的串聯連接在一起的p溝道MOSFET 2a至2d的串。齊納二極體8連接在每對相鄰的橫向電晶體之間。每個齊納二極體連接在靠近有源區的相應對的橫向電晶體的源極和相應對的另一橫向電晶體的柵極之間。更具體地，在圖1的實施例中，每個MOSFET都具有連接在它的柵電極4和漏電極6之間的齊納二極體8，設置有它的陰極連接到柵電極。沿著該串，在該串中的第一MOSFET 2a的源電極10連接到該串中的下一個MOSFET 2b的漏電極，等等。MOSFET具有公共的主體區，且所以示出它們的主體端子12連接在一起。藉助例子示出了四個MOSFET和齊納二極體對，但將意識到，根據器件兩端支持的電壓，可採用不同數目的器件。在以後的截面圖中，為了清楚起見，在端子結構中只示出了三個橫向器件。
在端子結構中，該串的一端，即第一MOSFET 2a的漏電極，電連接到半導體器件的第一主電極，該串的另一端，即最後的MOSFET 2d的源電極10，電連接到半導體器件的第二主電極。
具有以所示方式連接在一起的圖1的MOSFET和齊納二極體，每個齊納二極體都用於控制各個MOSFET的柵電壓，使得當在它和相關的齊納二極體兩端的電壓比它的閾值電壓加上二極體的齊納電壓大時，MOSFET將導通。在此交叉處劃分在MOSFET和二極體串的兩端施加的電位，在半導體主體中近似均勻地分布相關的電場，由此避免了任何的電場濃度引起過早擊穿。
在圖2中示出了結合圖1中所示端子結構的半導體器件的截面圖。
該器件的有源區7示於圖的左側，在右側具有端子結構16。通過例子，所示的有源區包括溝槽-柵極電晶體單元。由第一導電類型(在該例子中為n型)製成的源和漏區9和14被半導體主體22(一般由單晶矽形成)中相反的第二導電類型(即，在該例子中為p型)製成的溝道提供區15隔開。一般由n型多晶矽形成的柵電極11存在於經由區域9和15延伸進入漏區14的下面部分中的溝槽20中。柵電極由一層柵絕緣材料25與半導體主體隔開。在該器件的開態時以公知方式施加給柵電極11的電壓信號用於在區域15中引起導電溝道17，且用於控制在源和漏區9和14之間的該導電溝道17中的電流流動。
源區9通過半導體器件的第一主電極接觸，第一主電極在該例子中具體化為源電極23。在器件主體的頂主表面22a進行這種接觸。所示的例子包括與器件主體接觸的「深溝環繞的」源極，其中經由源區9蝕刻凹槽26以能夠實現在源電極23與溝道提供區15之間的直接接觸。這種結構能夠使該器件製備工藝的掩模數減小，這是因為不需要圖案化源區的注入的掩模。在EP-A-0889511中公開了具有圖2有源區7中所示結構的溝槽-柵極器件的製造方法的例子，由此將其內容併入這裡作為參考材料。
藉助例子，圖2示出了一種垂直的器件結構，其中區域14包括在高電導率(n+)的襯底區14b上由高電阻率(n-，低摻雜)的外延層形成的漏極漂移區14a。該襯底區14b可由與區域14a相同導電類型(在該例子中為n型)製成，以提供一種垂直的MOSFET，或者它可由相反導電類型(在該例子中為p型)製成，以提供一種垂直的IGBT。襯底區14b在該器件主體的底主表面22b上通過半導體器件的第二主電極24接觸，第二主電極24在MOSFET的情況下稱為漏電極，在IGBT的情況下稱為陽電極。
圖2中所示的端子結構包括橫向溝槽-柵極電晶體單元。每個橫向器件都包括在其中具有柵電極31的溝槽30，溝槽30通過柵絕緣材料層32與半導體主體22隔開。絕緣帽34在半導體主體的頂主表面22a(在有源區中限制到溝槽26之間的表面)上方延伸。在開態(儘管在該器件的正常工作期間該橫向器件沒有導通)時，溝道35形成在漏極漂移區14a中，在溝槽30的任一側上的p型區15之間延伸。在所示例子中，溝道35將由p型電荷載流子形成。
與有源區相鄰的橫向器件的漏區連接到源電極23。最外面的橫向器件的源區可通過在切割由晶片形成的半導體主體22時所形成的外圍邊緣42的粗糙表面與漏電極24短接。可選地，區域15可通過在半導體主體表面上方延伸的附加導電連接器連接到漏電極24。
在圖2中可以看到，端子結構的溝槽30、柵絕緣材料層32和柵電極31部件對應於具有有源區的溝槽20、柵絕緣材料層25和柵電極11的結構。它們可以以與相應的有源區部件相同的工藝步驟有效地製備，避免需要形成端子結構的這些元件的額外步驟。
當繼續穿過端子結構16時，在有源區7中形成器件源區的高摻雜第一導電類型的區域9示於圖2(和以後的圖)中。可選地，在注入期間可掩蔽端子結構區以形成該區域。在圖2的實施例中這是覆蓋注入，由此掩蔽端子結構區將需要另外的掩模。
如圖1所示，端子結構中橫向電晶體的柵電極通過齊納二極體8連接到各個漏電極。在圖3中示出了這個方面的實施。柵電極材料延伸出溝槽30，形成延伸部39。柵極延伸部39(在該例子中由n型多晶矽製成)與p型多晶矽成37接觸，與其形成齊納二極體8。p型多晶矽層37在凹槽26的表面通過金屬帶38接著電連接到半導體主體的p型區15，除了用於與最靠近有源區的橫向器件有關的齊納二極體，對於其這種連接由源電極23製成。
在回蝕刻該材料以使它與有源區中的溝槽頂部齊平期間，例如通過適當地掩蔽沉積填充柵溝槽的多晶矽材料，可提供多晶矽形成層37和延伸部39。在一種方式中，沉積的多晶矽是原位摻雜的n型，然後經由合適的掩模通過p型注入或擴散來確定該層37。可選地，沉積的多晶矽可以是原位摻雜的p型，且然後可在n型注入或擴散期間掩蔽該層37。在另一種方式中，沉積的多晶矽可以是未摻雜的，且然後可通過適當地掩蔽注入或擴散步驟對其摻雜n或p型以形成元件37和39。
在另一變形中，可通過合適的一系列沉積、摻雜(如果該材料不是原位摻雜的)和蝕刻步驟提供延伸部39，且層37可通過分離的一系列這些步驟形成。
在該實施例和下面討論的那些實施例中，為了避免需要另外的專用工藝步驟，在端子結構中可以以與源電極相同的工藝步驟形成金屬帶38(和在圖6中的38a)。
如圖2、3和6所示，在與頂主表面22a相鄰的源區9之間的溝道提供區15中可包括p型區域36，其比溝道提供區15摻雜得更高。這些區域可經由合適掩模的窗口通過注入形成。這些區域以公知的方式用於給出在溝道提供區15和源電極23之間的良好接觸。在圖3的實施例中它們還可被包括在端子結構中，以增強區域15和金屬帶38之間的接觸。區域36還可比有源區和/或端子結構中的溝道提供區15延伸得更深，以減小相鄰溝槽底部附近的電場。
可通過在結構的主要部分中具有鄰近的溝槽間距和只增加允許多晶層37和金屬帶38所必需的間距將端子結構所佔用的區域減到最小。例如，如圖4示意性所示，齊納二極體8可朝著半導體主體的一個拐角設置，與半導體主體的外圍邊緣42相鄰。為了說明性目的，沒有示出覆蓋圖4中描繪的元件的半導體器件的部件。在圖4的例子中，在端子結構16中五個帶形幾何形狀的溝槽30圍繞有源區7。有源區7的溝槽還可具有帶形幾何形狀。將意識到，對於有源區可使用其它幾何形狀，例如，如四方形或密排的(close-packed)六角形形狀。
圖1的可選結構示於圖5中。在該例子中，每個齊納二極體8都連接在該串中相應對的相鄰橫向電晶體的柵極之間。即，第一齊納二極體的陰極連接到電晶體2d的柵極，且其陽極連接到電晶體2c的柵極，等等。另一個二極體具有連接到電晶體2a的柵極的陰極，和連接到半導體器件的第一主電極的陽極。電晶體2d的柵極連接到半導體器件的第二主電極。
在圖5的結構中，電晶體和二極體的串能夠支持二極體的齊納電壓的4倍的最大電壓降。
在圖6中示出了結合圖5中所示端子結構的半導體器件的截面圖。截面是穿過提供齊納二極體的區域。例如，在端子結構的剩餘部分中的位置的截面可以是與上述圖2相同。以與圖3的實施例相似的方式，金屬帶38與n型多晶矽層37接觸。與圖3相比，圖6的金屬帶38還與靠近有源區7一側上的相鄰橫向電晶體的柵電極延伸部39接觸，且與半導體主體的p型區15絕緣。在此金屬帶38用於和齊納二極體的串連接在一起(而不是繼續n型多晶矽層37以接觸相鄰電晶體的柵極延伸部39，如這將形成背靠背齊納二極體)。
在圖6的實施例中提供另一金屬帶38a，以提供在最外橫向器件的柵電極和它的源區之間的電連接。在此源區通過切割邊緣42的工藝接著與漏區短接(或另外的導電連接器可提供這種連接)。
圖7是根據圖6實施例的半導體主體的拐角部分的平面圖，示出了端子結構16中的齊納二極體的結構。在該例子中，在端子結構中四個帶形幾何形狀的溝槽圍繞器件的有源區7。如同圖4，為了說明性的目的，沒有示出覆蓋圖7所描繪元件的半導體器件的部件。
在圖2所示器件的一般例子中，在端子結構16中橫向器件的間距為2.4微米，溝槽寬度為0.5微米。柵絕緣層25是40nm的二氧化矽層，n型區域14a具有1×1016個磷或砷原子每cm3的摻雜級，p型區域具有1×1017硼原子每cm3的摻雜級。柵電極由具有1×1020個磷原子每cm3的摻雜級的n型多晶矽形成。
在圖3和6所示的齊納二極體中，多晶矽層37的p型摻雜級一般可以是1×1019個硼原子每cm3。因此，在該例子中，多晶矽形成元件37和39最初可均勻地摻雜p型到這個級，然後可在增加的1×1020個磷原子每cm3的濃度的n型摻雜劑期間掩蔽該層37，以便在元件39中過摻雜p型摻雜劑。將意識到，可以改變元件37和39的摻雜級以將所得到的二極體的齊納電壓調節到一定程度。
為了提供圖3和6中所示的齊納二極體8，橫向器件的間距可局部地增加到例如約15微米。
在圖3所示結構的例子中，具有以上給出的參數，與該器件的外圍邊緣42相鄰的電晶體將具有約2.3V的閾值電壓，且齊納二極體約為7.5V。因此電晶體和二極體的組合在約9.8V(或略在該值以上)將開始導通，且將該電壓傳送到相鄰橫向器件的源極。因此這將具有在它的源極和區域14a之間的反偏置，使它的閾值電壓增加到約3.8V。因此沿著橫向器件和二極體的串，在第二電晶體和二極體對的兩端支持的電壓約為11.3V，等等。利用4對器件的串，端子結構將能夠耐受約45V。當橫向器件的間距為2.4微米時，提供端子結構只需要9.6微米。
在圖5的實施例中，在橫向器件和齊納二極體的串的兩端的電壓降等於齊納二極體的齊納電壓的和。例如，使用以上描述的參數，四個齊納二極體的串將使電壓下降到30V。
在以上描述實施例的有源區中的溝槽-柵極器件具有深溝圍繞的源極結構。將意識到，本發明同樣可應用到其中代替地掩蔽形成源區的注入的結構上。在那種情況下，掩蔽該注入，使得隔開與每個溝槽相鄰的源區以允許端子結構中的金屬帶38在半導體主體的頂主表面22a處接觸p型區域15。
本發明可應用到平面狀的柵極器件以及溝槽-柵極器件。藉助說明在圖8和9中示出了使用本發明的平面狀柵極器件的截面。這些圖分別與圖2和3中的那些相似，且如同圖2和3，示出了在根據圖1的端子結構中設置的有源區和齊納二極體中具有深溝圍繞的源極接觸的實施例。如圖9所示，平面狀的柵電極31′(在該例子中由n型多晶矽製成)在半導體主體22的上方延伸且形成與各個p型多晶矽層37鄰接的齊納二極體8。
雖然以上描述了本發明在有源區中具有MOSFET的器件，但將顯而易見的是，例如，在其它器件的範圍如IGBT、閘流電晶體或整流器中還可使用端子結構。在有源區的器件包括以與端子結構的部件相同的工藝步驟形成的部件的位置應用尤其是有利的。
將意識到，在以上的例子中提到了特定的導電類型，對於相反的導電類型它在本發明的範圍之內，參考由p型代替n型，反之亦然。在圖中描繪的例子中，有源區是n溝道器件，其中區域9和14由n型導電性製成，區域15由p型製成，且在區域15中由柵電極11引起電子反型的溝道17。通過使用相反導電類型的摻雜劑，代替這些器件是p溝道器件。在這種情況下，區域9和14由p型導電性製成，區域15由n型製成，且在區域15中由柵電極11引起空穴反型溝道17。此外，在該實施例中，如果橫向器件導通，在端子結構中大體上引起的溝道35將是p型區域14a中的電子反型溝道。
從閱讀了本公開，其它的變形和修改對於本領域技術人員將是顯而易見的。這種變形和修改可包括等效物和在本領域中已經公知的且可使用代替或除了在此已經描述的部件之外的其它部件。
雖然在本申請中已將權利要求表達成部件的具體組合，但應當理解的是，本發明公開的範圍還包括任一新穎性的部件或在此明確或含蓄地公開部件的任一新穎性的組合或其所有的概括，不管其是否涉及與存在任一權利要求中所要求的相同發明或者是否減少了與本發明所要解決的相同的一些或所有的技術問題。
還可在單個實施例中組合提供在單獨實施例的上下文中描述的部件。相反地，為了簡潔起見，在單個實施例的上下文中描述的各種部件還可分離地或以任何合適的子組合提供。由此申請人提出注意，在實施本申請或由此衍生的任何另外的申請期間，可將新的權利要求表達成這種部件和/或這些部件的組合。
權利要求
1.一種具有半導體主體(22)的半導體器件，該半導體主體(22)包括有源區(7)和圍繞有源區的端子結構(16)，該端子結構包括串聯連接的多個橫向電晶體器件(2a至2d)並且從有源區朝著半導體主體的外圍邊緣(42)延伸，具有齊納二極體(8)，該齊納二極體連接到橫向器件中之一的柵電極(4)用於控制它的柵電壓，以便有源區和外圍邊緣之間的電壓差分布在橫向器件和齊納二極體的兩端。
2.如權利要求1的半導體器件，其中齊納二極體(8)連接在每對相鄰的橫向電晶體(2a至2d)之間。
3.如權利要求2的半導體器件，其中每個齊納二極體(8)都連接在靠近有源區(7)的相應對的橫向電晶體的源電極(10)和相應對的另一個橫向電晶體的柵電極(4)之間。
4.如權利要求2的半導體器件，其中每個齊納二極體(8)都連接在相應對的橫向電晶體的柵電極(4)之間。
5如前述權利要求的任一項的半導體器件，其中每個橫向器件(2a至2d)都包括通過柵絕緣材料層(32)與半導體主體(22)絕緣的柵電極(31)，該橫向器件的柵電極和柵絕緣材料層分別以與在有源區(7)中器件的絕緣電極絕緣的絕緣電極(11)和材料層(25)相同的各個工藝形成。
6.如權利要求5的半導體器件，其中有源區(7)包括溝槽-柵極半導體器件，且端子結構(16)的橫向電晶體是溝槽-柵極電晶體。
7.如權利要求5或權利要求6的半導體器件，其中每個橫向器件(2a至2d)都包括在其中具有柵電極(31)的溝槽(30)，該橫向器件的溝槽以與有源區(7)中器件的柵極溝槽(20)相同的各個工藝步驟形成。
8.如權利要求5的半導體器件，其中有源區(7)包括平面狀柵極半導體器件，且該端子結構(16)的橫向電晶體是平面狀柵極電晶體。
9.前述權利要求的任一項的半導體器件，其中該橫向器件(2a至2d)包括第一導電類型的區域(15)，該第一導電類型的區域(15)在第二相反導電類型的下面區域(14a)的上方，且其中有源區(7)包括具有第一導電類型的區域(15)的器件，該區域(15)以與該橫向器件的第一導電類型區域相同的工藝步驟形成。
10.前述權利要求的任一項的半導體器件，其中該橫向器件的柵電極(31)由多晶矽形成，且該齊納二極體(8)由以與柵電極相同的工藝步驟所沉積的多晶矽形成。
11.一種具有半導體主體(22)的半導體器件的形成方法，該半導體主體(22)包括有源區(7)和圍繞有源區的端子結構(16)，該端子結構包括串聯連接的多個橫向電晶體器件(2a至2d)並且從有源區朝著半導體主體的外圍邊緣(42)延伸，具有齊納二極體(8)，該齊納二極體連接到橫向器件中之一的柵電極(4)用於控制它的柵電壓，以便有源區和外圍邊緣之間的電壓差分布在橫向器件和齊納二極體的兩端，其中橫向器件的柵電極(31)由多晶矽形成，且該方法包括形成由以與柵電極相同的工藝步驟所沉積的多晶矽製成的齊納二極體(8)。
12.如權利要求11的方法，其中每個橫向器件(2a至2d)都包括在其中具有柵電極(31)的溝槽(30)，且該方法包括以與有源區(7)中器件的柵極溝槽(20)相同的各個工藝步驟形成該橫向器件的溝槽。
全文摘要
一種半導體器件具有半導體主體(22)，該半導體主體(22)包括有源區(7)和圍繞有源區的端子結構(16)。該端子結構包括串聯連接的多個橫向電晶體器件(2a至2d)並且從有源區朝著半導體主體的外圍邊緣(42)延伸，具有齊納二極體(8)，該齊納二極體連接到橫向器件中之一的柵電極(4)用於控制它的柵電壓，以便在橫向器件和齊納二極體的兩端分布有源區和外圍邊緣之間的電壓差。該端子結構(16)能夠以緊湊的方式耐受較高的電壓，且其部件易於以和有源區(7)的部件相同的工藝步驟製備。
文檔編號H01L29/739GK1799144SQ200480014842
公開日2006年7月5日 申請日期2004年5月21日 優先權日2003年5月31日
發明者R·J·格羅維 申請人:皇家飛利浦電子股份有限公司