用於在基於相關的算法中改善收斂時間的方法和裝置製造方法
2023-06-26 04:17:11 1
用於在基於相關的算法中改善收斂時間的方法和裝置製造方法
【專利摘要】方法和對應的裝置減小了使用注入模擬數字轉換器（ADC）的隨機信號作為算法輸入的相關算法的收斂時間。方法和裝置涉及到，在流水線式ADC的處理器處，將隨機信號注入流水線中的多個級中的每個級中，並且獲得響應於隨機信號而產生的數字值。計算作為數字值和隨機信號的值的函數的多個級中的殘餘信號的噪聲分量。噪聲分量對應於隨機信號。
【專利說明】用於在基於相關的算法中改善收斂時間的方法和裝置
[0001]相關申請的交叉引用
[0002]本申請在35U.S.C.§ 119(e)下要求遞交於2013年3月15日的美國臨時專利申請61/791，279的權益，該申請的全部內容通過引用合併於此。
【背景技術】
[0003]隨機信號序列有時注入電路中。序列的隨機性是指序列中信號的幅值，信號的幅值可以例如在一組離散的預定值之間隨機地變化。這些序列可以與電路的輸入信號(即，有用的信號)不相關。序列還可以彼此不相關。序列能夠用於各種用途，這是本領域公知的。例如，隨機序列可用於對流水線式模擬數字轉換器(ADC)的一個或多個級進行校準，例如，減小級中各裝置之間的失配度或者校正非線性誤差。隨機序列還可用於使輸入信號高頻脈動或者用於執行其它類型的校準。為了方便，在本文中這些隨機或偽隨機的序列將稱為「高頻脈動」信號，雖然它們可不用於執行傳統意義上的高頻脈動。
[0004]在流水線式ADC中，可能期望從ADC的輸出中去除高頻脈動信號。這會是困難的，因為注入一個級中的高頻脈動信號會傳播通過後續級，從而影響從一個級輸出到下一級的信號，並且最終同樣會影響總輸出。高頻脈動信號也經過了與應用於注入有高頻脈動信號的級的輸入信號相同的增益效應。因此，高頻脈動信號的去除不是簡單地從該級的輸出中減去注入到級中的高頻脈動信號那樣直接。
[0005]一種從ADC的輸出中去除高頻脈動信號的方法是利用高頻脈動信號之間的相關的缺失來將它們從使用它們的地方去相關。例如，圖個一個序列用於校準流水線式ADC中的級1，而其它序列用於校準其它級，和/或使流水線高頻脈動，則諸如最小均方差(LMS)算法的相關算法可用於將ADC的總輸出與注入級I中的序列相關，以確定注入的序列與總輸出(其包括所有序列)之間的相關度。以類似的方式，可以確定注入其它級中的序列與總輸出之間的相關度。然後，基於相應級的相關度來調節每個級的輸出，以使得隨時間經過，歸因於序列的誤差逐漸地減小，使得序列將最終平衡到零，而期望的序列，即對應於ADC的模擬輸入的有用信號保留。然而，相關算法的收斂時間會很長，即使在不存在任何輸入信號的情況下，例如，當輸入斷開空間並且僅注入隨機序列時。這導致長的啟動時間和長的生產測試時間，這樣是禁止的。
[0006]因此，對於在注入高頻脈動信號的背景下改善相關算法的收斂時間的方法存在需求。
【專利附圖】
【附圖說明】
[0007]圖1是多級流水線式ADC的框圖。
[0008]圖2是具有高頻信號注入的多級流水線式ADC的框圖。
[0009]圖3是根據本發明的示例性實施方案的系統的框圖。
[0010]圖4是根據本發明的示例性實施方案的方法的流程圖。
【具體實施方式】
[0011]本發明的示例性實施方案涉及在應用於同時注入ADC中的隨機或偽隨機信號序列的基於相關的算法中改善收斂時間。通過在將相關算法應用於期望序列之前對高頻脈動信號的估計進行重構且將它們減除，可以減少收斂時間。這基本上減少了非期望序列的「能量」並且因此顯著地改善了收斂時間。因此，不僅僅依賴於相關算法以去除序列，例如，可以在應用相關算法之前利用減法來去除序列的實質部分。
[0012]結合流水線式ADC對示例性實施方案進行了說明。然而，將理解的是實施方案還可應用於高頻脈動信號同時注入電路中的多個位置上的其它電路。
[0013]圖1是多級流水線式ADC100的框圖。模擬信號Vin輸入到ADC的第一級10。在每級的快閃記憶體部分內，可通過比較器的存儲體來進行輸入與一組基準電壓之間的比較，得到輸入的粗略數字估計，該粗略數字估計輸出到與所有級連接的輸出電路18中。藉助於數字模擬轉換器(DAC)與減法電路，粗略估計還精確地轉換成電壓且從輸入中減去。所得到的模擬殘餘信號增加增益並且作為輸入提供給下一級。該過程重複任意數量的附加級(例如，級12和14)，直到到達流水線(最後一級16)的末尾。能夠基於ADC的期望解析度來選擇級的數量。
[0014]圖1包括示出級10的各個部件的圖。除了最後一級16可不包括數字模擬轉換器(DAC)或減法單元之外，其餘級12/14/16中的每一個可以包括相似的部件。輸入Vin被傳遞到快閃記憶體單元10a，快閃記憶體單元1a執行Vin的模擬數字轉換以產生數字值FDl。Vin可應用於快閃記憶體單元1a中的一組比較器。根據Vin的值，可以觸發任意數量的比較器來產生Vin的數字近似，因為每個比較器可具有不同的觸發閾值。FDl輸入到DAClOb，DAClOb將FDl轉換成模擬信號。在通過增益單元1d增加增益且作為模擬殘餘信號Rl傳遞到下一級(例如，級12)之前，FDl的模擬變換形式隨後可通過減法單元1c從Vin中減去。該過程可以重複，直到達到流水線的末尾。然後，通過輸出電路18產生ADC的總輸出，輸出電路18可以將每個級的數字輸出(例如，FD1、FD2-FDN)組合成單個數字輸出(ADC輸出)。因為級以流水線方式操作，所以來自每級的FD信號被適當地延遲(例如，通過輸出電路18)，使得來自相同樣本實例的所有輸出信號的時間一致的。然後，輸出電路18可以通過組合時間一致信號，例如組合為時間一致信號的數字和來產生ADC輸出。
[0015]圖2是具有高頻脈動注入的多級流水線式ADC200的框圖。除了每個級可額外地包括用於將高頻脈動信號注入該級的硬體布置之外，部件可與結合圖1中的ADC100所描述的那些部件相同。在級10的圖中，該布置顯示為將快閃記憶體1a的數字輸出與高頻脈動信號Dithl求和的加法單元10e。然而,將理解的是,可以使用其它形式的高頻脈動信號注入。例如，在另一實施方案中，高頻脈動信號可直接注入DAClOb中。此外，用於將高頻脈動信號與級中現有信號組合的硬體布置無需是加法單元，而是可以例如使用注入DAClOb中的電容器的現有部件。
[0016]圖3是根據本發明的示例性實施方案的系統300的框圖。系統可以包括多個流水線式級100/110/120以及控制電路200。級100/110/120在結構上類似於之前結合圖1和圖2所描述的級。系統300中的ADC可以在差動輸入上操作。出於此原因，示出了兩個輸入信號Vin+和Vin-。
[0017]控制電路200與圖1和圖2的輸出電路18的類似之處在於，控制電路200可配置為將來自每級的快閃記憶體的數字輸出組合以形成總輸出。這圖示在圖3中，在控制電路200的輸出處存在ADC輸出信號。然而，在可選的實施方案中，控制電路200可與執行組合的單獨的輸出電路結合使用。類似地，控制電路200中的塊狀部件中的每個可實現為單獨的裝置。
[0018]控制電路200可包括聞頻脈動注入電路、相關電路200和減法電路230。聞頻脈動注入電路210可以包括用於產生高頻脈動信號且將高頻脈動信號注入每級的電路布置。該電路布置可確定高頻脈動信號的值，例如通過實施從一組離散的、預定值中隨機選擇一個值的功能。
[0019]相關電路220可以實現諸如LMS的相關算法以將ADC的總輸出(B卩，ADC輸出)與每個高頻脈動信號(Dithl、Dith2、Dith3等)相關。
[0020]減法電路230可以實現用於改善相關電路220的相關算法的收斂時間的方法。將參考圖4來對該方法的示例性實施方案進行說明。減法電路230可包括處理器，在執行相關算法之前，該處理器執行估計殘餘信號的不期望部分的理想幅值的計算，該非期望部分對應於高頻脈動信號，然後減去非期望部分，該非期望部分可視為噪聲形式。估計會受到在流水線中的非理想性影響，輸入Vin也會受到非理想性影響。然而，為了改善收斂時間的目的，通過減法電路230產生的估計合理地足夠接近而使得高頻脈動信號的幅值可減小至少一個數量級，從而得到收斂時間的大幅減少。
[0021]如之前所說明的，由於注入的高頻脈動信號已經通過了一個或多個流水線級，所以其不可能簡單地原樣減去。然而，由於高頻脈動信號的值已知，例如通過高頻脈動注入電路210，並且由於在級中執行的處理也是已知的，例如，通過設計，所以可以估計不期望分量的理想幅值。具體地，減法電路230可以對如其出現在所關注級中那樣的高頻脈動信號殘餘(歸因於高頻脈動信號的級殘餘的那部分)的估計進行重構，然後從級殘餘中減去估計，僅留下期望殘餘作為下一級的輸入(關注級)。
[0022]為了計算估計，減法電路230可以獲得每個級的快閃記憶體輸出(例如，FD1、FD2、FD3等)這些快閃記憶體輸出中的每個可以是多位信號，位數在各級中是可變的。在獲得快閃記憶體輸出之前，控制電路200可以臨時將輸入Vin斷開連接，以使輸入不反映在快閃記憶體輸出中。可選地，可以手動地將輸入斷開連接。然而，輸入可在估計計算之後重新連接。當輸入重新連接時，可如輸入被斷開連接時那樣繼續應用高頻脈動信號，但是由於減法使得僅與每個特定級有關的高頻脈動信號應用於該級，例如，從級3的殘餘中減去歸因於注入級I和級2中的高頻脈動信號的噪聲僅留下了注入到級3中的高頻脈動信號作為級中的相關高頻脈動信號。在級3中的高頻脈動信號已經執行其預期功能之後，級3中的高頻脈動信號能夠利用LMS算法或另一相關算法以傳統方式脫相關。這樣，本發明的示例性實施方案可結合基於背景的校準技術來使用，校準技術即為在ADC正在主動地執行輸入轉換的同時執行的校準。
[0023]為了計算估計值，減法電路230還可以獲得高頻脈動信號的值(例如，Dithl、Dith2、Dith3等)以及級的處理特性，例如，每個級的增益值(G1、G2和G3等)這些增益值對應於圖2中的放大器1d的增益。每個值都是可獲得的，因為其是提前已知的，或者通過設計規格(例如，增益可能是設計規格)或者通過另外的電路部件(例如，可通過高頻脈動信號注入電路210來確定高頻脈動信號)。
[0024]為圖示出如何計算估計值，假設僅有應用了高頻脈動信號的三個流水線級。這三個級無需是連續的，即，它們可以是流水線中的任意三個級。然而，為了說明的目的，假設是前三個級。三個級的殘餘分別是R1、R2和R3 ;快閃記憶體位分別是FD1、FD2和FD3，並且注入這些級的高頻脈動信號分別是Dithl、Dith2和Dith3。在級3的輸出處，殘餘由Dith3構成，例如，級3校準信號。殘餘還由歸因於Dithl和Dith2的「噪聲」分量構成，高頻脈動信號注入先前的級中。因此，為了使相關算法關於級3收斂，所以應當去除Dithl和Dith2分量。
[0025]在不存在任何輸入信號的情況下，級3殘餘由下式給出:
[0026]R3=(Dith3)*G3+N3 (I)
[0027]其中N3是提供給級3的輸出的歸因於級I和級2的高頻脈動信號的噪聲。下面的等式表明了用於級3噪聲的公式的推導:
[0028]N3=(R2-FD3)*G3=[(Dith2+Rl-FD2)*G2-FD3]*G3 (2)
[0029]N3=[(Dith2+Dithl*Gl-FD2)*G2-FD3]*G3 (3)
[0030]N3=Dithl*Gl*G2*G3+(Dith2-FD2)*G2*G3-FD3*G3 (4)
[0031]上述等式表明，可以部分地基於相關級的快閃記憶體位來估計噪聲。減法電路230隨後能夠利用模擬或數位技術從殘餘中減去該噪聲值。例如，可利用與R3連接的減法單元數字地減去N3。
[0032]顯然的是，上面的討論能夠擴展以得到流水線中任意級的噪聲的公式。例如，提供給級2的輸出的歸因於級I的高頻脈動信號的噪聲N2由下式給出:
[0033]N2=(R1-FD2)*G2=[(Dithl*Gl)-FD2]*G2=(Dithl*Gl_FD2)*G2
[0034]N2=Dithl*Gl*G2_FD2*G2
[0035]圖4是根據本發明的示例性實施方案的方法400的流程圖。方法400可在計算機的處理器上執行，例如，控制裝置200或減法電路230。
[0036]在410中，輸入斷開連接，並且通過注入了高頻脈動信號的每個級產生的數字值(即，快閃記憶體位)連同其相應的高頻脈動信號值被獲得。增益值還可以從存儲器中獲得且可以從存儲器中讀取。
[0037]在412中，計算作為高頻脈動值、增益值和快閃記憶體位的函數的殘餘信號的噪聲分量，如上所述。可對於第一級之後的每個高頻脈動信號注入級來計算噪聲。
[0038]在414中，從每個相應級的殘餘中減去噪聲。
[0039]在416中，輸入斷開連接，並且可以執行相關算法。
[0040]方法400可以重複以從任意數量的採樣周期中減去噪聲，從而去除歸因於注入這些周期中的每個周期中的高頻脈動信號的噪聲。結果，減少了相關算法的收斂時間。
[0041]本發明的示例性實施方案涉及一個或多個處理器，處理器可利用任何常規的處理電路及其裝置或組合來實現，例如，個人計算機中央處理單元、微處理器、現場可編程門陣列(FPGA)等，以執行例如在包括任何常規存儲器裝置的硬體計算機可讀介質上提供的指令，從而實施單獨地或者組合地本文所描述的任一方法。
[0042]在前面的說明書中，已經結合本發明的具體示例性實施方案描述了本發明。然而，顯然的是可以對其進行各種修改和改變，而不偏離如下面的權利要求中所闡述的本發明的較寬精神和範圍。
[0043]本文所描述的實施方案可在各種組合中彼此組合。說明書和附圖因此在示例性的含義上而不是在限制的含義上考慮。
【權利要求】
1.一種方法，包括: 在流水線式模擬數字轉換器(ADC)的處理器處，將隨機信號注入流水線中的多個級中的每一級中； 獲得響應於所述隨機信號而產生的數字值；以及 計算所述多個級中的殘餘信號的噪聲分量作為所述數字值和所述隨機信號的值的函數，其中所述噪聲分量對應於所述隨機信號。
2.如權利要求1所述的方法，還包括: 從其相應的殘餘信號中減去所述噪聲分量。
3.如權利要求2所述的方法，還包括: 應用使用所述隨機信號作為輸入的相關算法，其中所述相關算法在所述減去之後應用。
4.如權利要求3所述的方法，其中應用所述相關算法以從其相應級的輸出中去除所述隨機信號，以使所述ADC的總輸出精確地反映所述流水線的輸入。
5.如權利要求1所述的方法，其中所述流水線的輸入信號在獲得所述數字值之前斷開連接。
6.如權利要求5所述的方法，其中所述輸入信號在所述減去之後重新連接。
7.如權利要求1所述的方法，其中計算作為表示所述級的增益特性的增益值的函數的所述噪聲分量。
8.一種裝置，包括: 處理器，其配置為在流水線式模擬輸入轉換器(ADC)中執行如下步驟，其中隨機信號注入到流水線中的多個級中的每個級中: 獲得響應於所述隨機信號而產生的數字值；以及 計算所述多個級的殘餘信號的噪聲分量作為所述數字值和所述隨機信號的值的函數，其中所述噪聲分量對應於所述隨機信號。
9.如權利要求8所述的裝置，其中所述處理器配置為從其相應的殘餘信號中減去所述噪聲分量。
10.如權利要求9所述的裝置，其中所述處理器配置為應用使用所述隨機信號作為輸入的相關算法，其中所述相關算法在所述減去之後應用。
11.如權利要求10所述的裝置，其中應用所述相關算法以從其相應級的輸出中去除所述隨機信號，使得所述ADC的總輸出精確地反映所述流水線的輸入。
12.如權利要求8所述的裝置，其中處理器配置為在獲得所述數字值之後將輸入信號與流水線斷開連接。
13.如權利要求12所述的裝置，其中處理器配置為在所述減去之後重新連接所述輸入信號。
14.如權利要求8所述的裝置，其中所述處理器計算作為表示所述級的增益特性的增益值的函數的所述噪聲分量。
【文檔編號】H03M1/12GK104135287SQ201410093858
【公開日】2014年11月5日 申請日期:2014年3月14日 優先權日:2013年3月15日
【發明者】A·M·A·阿里 申請人:美國亞德諾半導體公司